JPS5842314A - デイジタル・アナログ変換回路 - Google Patents
デイジタル・アナログ変換回路Info
- Publication number
- JPS5842314A JPS5842314A JP13946081A JP13946081A JPS5842314A JP S5842314 A JPS5842314 A JP S5842314A JP 13946081 A JP13946081 A JP 13946081A JP 13946081 A JP13946081 A JP 13946081A JP S5842314 A JPS5842314 A JP S5842314A
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- JP
- Japan
- Prior art keywords
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- digital
- circuit
- analog
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ディジタル信号で表わされた情報をアナログ
量に変換する回路に関し、特にそのディジタル情報が多
い場合のディジタル・アナログ変換回路に関するもので
ある。
量に変換する回路に関し、特にそのディジタル情報が多
い場合のディジタル・アナログ変換回路に関するもので
ある。
従来、ディジタル・アナログ変換は半導体集積回路で作
られた６ピツトまたは１０ビ、ト程度のディジタル・ア
ナログ変換回路（以下Ｄ／Ａコンバータという）を用い
て行なっていた。ところがディジタルの情報量を前記ビ
ット数以上に増加させる場合、例えば１２ピ、トないし
２０ビ、ト程度にしようとする時にはこの様な集積回路
を開発するかまたは第１図に示す様に上記６ピ、ト〜１
０ビット程度のＤ／Ａコンバータを２個使用してディジ
タル量の重みにしたがって２つのＤ ／ Ａ ：ｔンバ
ータの出力を加算回路ＡＤＤで加算し、ディジタル・ア
ナログ変換する必要があった。
られた６ピツトまたは１０ビ、ト程度のディジタル・ア
ナログ変換回路（以下Ｄ／Ａコンバータという）を用い
て行なっていた。ところがディジタルの情報量を前記ビ
ット数以上に増加させる場合、例えば１２ピ、トないし
２０ビ、ト程度にしようとする時にはこの様な集積回路
を開発するかまたは第１図に示す様に上記６ピ、ト〜１
０ビット程度のＤ／Ａコンバータを２個使用してディジ
タル量の重みにしたがって２つのＤ ／ Ａ ：ｔンバ
ータの出力を加算回路ＡＤＤで加算し、ディジタル・ア
ナログ変換する必要があった。
ところが、この様にするとＤ／Ａコンバータは２個必要
としまたディジタル情報も倍の出方リードを必要とじデ
ィジタル・アナログ変換回路とのインターフェースリー
ドを多数必要とする欠点が有った。
としまたディジタル情報も倍の出方リードを必要とじデ
ィジタル・アナログ変換回路とのインターフェースリー
ドを多数必要とする欠点が有った。
本発明の目的は、かかる従来の欠点を解決し、Ｄ／Ａコ
ンバータ１個を用いて１倍の精度が得られるディジタル
・アナログ変換回路を提供することにある。
ンバータ１個を用いて１倍の精度が得られるディジタル
・アナログ変換回路を提供することにある。
本発明のディジタル・アナログ変換回路は、Ｄ／Ａコン
バータで大まかな情報（重い情報）のＤ／Ａ変換を行な
い、この情報をアナログ量で記憶しくサンプルホールド
）、次に前記Ｄ／Ａコンバータの出力リードを切替えて
細かい情報（軽い情報）のＤ／Ａ変換を行ない、この情
報とサンプルホールド回路の情報とをＤ／Ａ変換するビ
ット数に応じた重みをつけてアナログ量の加算回路で加
算し１倍の精度のディジタル・アナログ変換を可能とし
たことを特徴とする。
バータで大まかな情報（重い情報）のＤ／Ａ変換を行な
い、この情報をアナログ量で記憶しくサンプルホールド
）、次に前記Ｄ／Ａコンバータの出力リードを切替えて
細かい情報（軽い情報）のＤ／Ａ変換を行ない、この情
報とサンプルホールド回路の情報とをＤ／Ａ変換するビ
ット数に応じた重みをつけてアナログ量の加算回路で加
算し１倍の精度のディジタル・アナログ変換を可能とし
たことを特徴とする。
次に本発明について図面を参照して説明する。
第２図は本発明の一実施例を示すプロ、り図である。デ
ィジタル情報出力回路０ｔＪＴｏｌっの出力はＤ ／
Ａ ：１ンバータＤ／ＡＫ：接続され、また他の出力は
切替え回路ＣＨＣの切替えリレーＣＨおよびサンプルホ
ールド回路８ＡＭＨｔｃ接続される。
ィジタル情報出力回路０ｔＪＴｏｌっの出力はＤ ／
Ａ ：１ンバータＤ／ＡＫ：接続され、また他の出力は
切替え回路ＣＨＣの切替えリレーＣＨおよびサンプルホ
ールド回路８ＡＭＨｔｃ接続される。
前記Ｄ／Ａコンバータの出力は切替え回路Ｃｌ−１ｃの
切替えリレー接点ｃｂＫ＠−続され、前記サンプルホー
ルド回路８ＡＭＨおよび加算器ＡＤＤＫ切替え接続され
る。更に加算器ＡＤＤＫはサンプルホールド回路８−配
ＭＨの出方が接続される。
切替えリレー接点ｃｂＫ＠−続され、前記サンプルホー
ルド回路８ＡＭＨおよび加算器ＡＤＤＫ切替え接続され
る。更に加算器ＡＤＤＫはサンプルホールド回路８−配
ＭＨの出方が接続される。
ディジタル・アナログ変換するディジタル量の半分をま
ずＤ／ＡコンバータＤ ／ Ａでアナログ情報に変換し
、それを切替え回路ＣＨＣを通してサンプルホールド回
路８ＡＭＨＫ”入力する。？ンプルホールド回路８ＡＭ
Ｈへのλカが充分なされるとサンプルホールド回路８Ａ
ＭＩ−ＩＦｉサンプルホールド信号によって、ホールド
状態となりまた。同時に切替え信号により切替えリレー
ＣＨが動作する。本実施例ではサンプルホールド回路Ｓ
ＡＭＨのホールドは電子的に行なわれ、切替えリレーＣ
Ｈは機械的に動作するのでサンプルホールド回路８ＡＭ
Ｈｉｊ切替えりｖ−ＣＨが動作する前に完全忙ホールド
状態罠なることは言うまでもない。
ずＤ／ＡコンバータＤ ／ Ａでアナログ情報に変換し
、それを切替え回路ＣＨＣを通してサンプルホールド回
路８ＡＭＨＫ”入力する。？ンプルホールド回路８ＡＭ
Ｈへのλカが充分なされるとサンプルホールド回路８Ａ
ＭＩ−ＩＦｉサンプルホールド信号によって、ホールド
状態となりまた。同時に切替え信号により切替えリレー
ＣＨが動作する。本実施例ではサンプルホールド回路Ｓ
ＡＭＨのホールドは電子的に行なわれ、切替えリレーＣ
Ｈは機械的に動作するのでサンプルホールド回路８ＡＭ
Ｈｉｊ切替えりｖ−ＣＨが動作する前に完全忙ホールド
状態罠なることは言うまでもない。
次に切替えリレーＣＨが動作後にディジタル情報出力回
路ＯＵＴはディジタル情報の前記出力された残シの半分
を出力する。それはＤ／ＡコンバータＤ／Ａでアナログ
情報に変換され切替えリレーＯＨのメーク接点を通り抵
抗器Ｒにより加算器ＡＤＤに入力される。ここで加算器
λＤＤは抵抗器Ｒ／を通したサンプルホールド回路８Ａ
ＭＨからの入力と上記アナログ情報をアナログ的に加算
して出力することになる。この時、ディジタル情報出力
回路ＯＵＴからＤ／ＡコンバータＤ／Ａへのリードを時
分割多重利用することにより少ないり−〆ＩＩＫよ夕俳
の徨度のグイジタル・１ｆＤｆＫ挨が可能となる。
路ＯＵＴはディジタル情報の前記出力された残シの半分
を出力する。それはＤ／ＡコンバータＤ／Ａでアナログ
情報に変換され切替えリレーＯＨのメーク接点を通り抵
抗器Ｒにより加算器ＡＤＤに入力される。ここで加算器
λＤＤは抵抗器Ｒ／を通したサンプルホールド回路８Ａ
ＭＨからの入力と上記アナログ情報をアナログ的に加算
して出力することになる。この時、ディジタル情報出力
回路ＯＵＴからＤ／ＡコンバータＤ／Ａへのリードを時
分割多重利用することにより少ないり−〆ＩＩＫよ夕俳
の徨度のグイジタル・１ｆＤｆＫ挨が可能となる。
なお、Ｄ／Ａコ／パータＤ／Ａへの出力は、ディジタル
・アナログ変換する情報の重い方から先に出力しても又
、ディジチル情報の軽い方から出力しても良くこれは加
算器ＡＤＤの加算定数でちる几およびＷの値を変換する
のみで良くディジタル情報の出力順序には特に関係し表
い。
・アナログ変換する情報の重い方から先に出力しても又
、ディジチル情報の軽い方から出力しても良くこれは加
算器ＡＤＤの加算定数でちる几およびＷの値を変換する
のみで良くディジタル情報の出力順序には特に関係し表
い。
さらに以上の説明工はディジタル情報リードを完全［２
度使用して倍の情報を出力しているが、これ社２度とも
全てのリードを使用して情報を出さなくても動作には特
に影響がなく、ディジタル・アナログ変換するビット数
が減少するのみであることは言うまでもない。
度使用して倍の情報を出力しているが、これ社２度とも
全てのリードを使用して情報を出さなくても動作には特
に影響がなく、ディジタル・アナログ変換するビット数
が減少するのみであることは言うまでもない。
本発明は以上説明したように、ディジタル情報の半分の
ビット数を有するＤ／Ａコンバータ１個。
ビット数を有するＤ／Ａコンバータ１個。
切替え回路、サンプルホール、ド回路、加算器で構成さ
れ、ｔたディジタル情報のリード数も半分で良いから従
来のものよシも経済的であり、容易に倍の精度のディジ
タル・アナログ変換が行なえる効果がある。
れ、ｔたディジタル情報のリード数も半分で良いから従
来のものよシも経済的であり、容易に倍の精度のディジ
タル・アナログ変換が行なえる効果がある。
第１図は従来のディジタル・アナログ変換回路の一例を
示すプロ、り図、第２図は本発明のディジタル・アナロ
グ変換回路の一実施例を示すプ四、り図である。 ＯＵＴ・・・・・・ディジタル情報出力回路、Ｄ／Ａ・
・・・・・ディジタル（６〜ｌＯビツト）・アナ霞グ変
換器、ＡＤＤ・・・・・・加算器、Ｃｕｅ・・・・・・
切替え回路。 ＣＨ・・・・・・切替えリレー、８ＡＭＨ・・・・・・
サンプルホールド回路。 釣 １ 回 Ｚ Ｚ 図 第１頁の続き ■出 願 人 株式会社日立製作所 東京都千代田区丸の内−丁目５ 番１号
示すプロ、り図、第２図は本発明のディジタル・アナロ
グ変換回路の一実施例を示すプ四、り図である。 ＯＵＴ・・・・・・ディジタル情報出力回路、Ｄ／Ａ・
・・・・・ディジタル（６〜ｌＯビツト）・アナ霞グ変
換器、ＡＤＤ・・・・・・加算器、Ｃｕｅ・・・・・・
切替え回路。 ＣＨ・・・・・・切替えリレー、８ＡＭＨ・・・・・・
サンプルホールド回路。 釣 １ 回 Ｚ Ｚ 図 第１頁の続き ■出 願 人 株式会社日立製作所 東京都千代田区丸の内−丁目５ 番１号
Claims (1)
- ディジタル情報をアナログ情報に変換する回路において
、ディジタル情報をアナログ情報に変換するディジタル
・アナログ変換器と、このディジタル・アナログ変換器
の出力に接続された切替え回路と、この切替え回路の一
方の端子と接続される？／プルホールド回路と、前記切
替え（ロ）路のも？一方の端子とサンプルホールド回路
の出力に被護に変換し、該情報を切ｉえ回路を通してサ
ンプルホールド回路に記憶し１次に切替え回路を動作さ
せてからディジタル情報をディジタル・アナログ変換器
でアナログ量に変換し、該アナログ量と前記サンダルホ
ールド回路からの情報をディジタル情報のビット数に応
じて重みをつけて加算回路で加算すると５によシディジ
タル情報の少なくとも％のど、ト数を有するディジタル
・アナログ変換器によりディジタル情報の多くとも倍の
ピット数をアナログ変換することを特徴とするディジタ
ル・アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13946081A JPS5842314A (ja) | 1981-09-04 | 1981-09-04 | デイジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13946081A JPS5842314A (ja) | 1981-09-04 | 1981-09-04 | デイジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5842314A true JPS5842314A (ja) | 1983-03-11 |
Family
ID=15245732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13946081A Pending JPS5842314A (ja) | 1981-09-04 | 1981-09-04 | デイジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5842314A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001041311A1 (fr) * | 1999-11-30 | 2001-06-07 | Yamaha Corporation | Convertisseur numerique-analogique |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5610738A (en) * | 1979-07-09 | 1981-02-03 | Yokogawa Hokushin Electric Corp | Digital-to-analog converter |
-
1981
- 1981-09-04 JP JP13946081A patent/JPS5842314A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5610738A (en) * | 1979-07-09 | 1981-02-03 | Yokogawa Hokushin Electric Corp | Digital-to-analog converter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001041311A1 (fr) * | 1999-11-30 | 2001-06-07 | Yamaha Corporation | Convertisseur numerique-analogique |
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