JPS6047677B2 - 並列形サンプルホ−ルド回路 - Google Patents
並列形サンプルホ−ルド回路Info
- Publication number
- JPS6047677B2 JPS6047677B2 JP55085870A JP8587080A JPS6047677B2 JP S6047677 B2 JPS6047677 B2 JP S6047677B2 JP 55085870 A JP55085870 A JP 55085870A JP 8587080 A JP8587080 A JP 8587080A JP S6047677 B2 JPS6047677 B2 JP S6047677B2
- Authority
- JP
- Japan
- Prior art keywords
- sample
- sampling
- circuit
- circuits
- hold circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は並列形アナログ−ディジタル（以下Ａ−Ｄと略
記する）変換回路に用いられている高速サンプルホール
ド回路の代りに低速のサンプルホールド回路の使用を可
能にする回路構成に関する。
記する）変換回路に用いられている高速サンプルホール
ド回路の代りに低速のサンプルホールド回路の使用を可
能にする回路構成に関する。
すなわちＡ−Ｄ変換されるアナログ信号の上限周波数は
使用目的によつて異なるが、たとえば数ＭＨ２以上にも
高める方法としてある限られた変換時間をもつＡ−Ｄ変
換器を複数個並列に用いるものがある。これは入力アナ
ログ信号の上限周波数によつて要求される正規のサンプ
ル周期毎に標本化する代りに、そのＮ倍（Ｎは２以上の
整数）の周期にて標本化するＮ個のサンプルホールド回
路（ＳＨ回路と略記）を並列に使用して同等の効果を得
ようとするものである。本発明はこのような並列形Ａ−
Ｄ変換器と共に用いるサンプルホールド回路の構成方法
に関するものである。従来の並列形Ａ−Ｄ変換回路にお
いては並列回路の数と同一数の高速サンプルホールド回
路を用いているが、本発明の実施により同数の低速サン
プルホールド回路と１個の高速サンプルホールド回路に
て同等の性能が得られることが特徴で経済的に著しい効
果がある。
使用目的によつて異なるが、たとえば数ＭＨ２以上にも
高める方法としてある限られた変換時間をもつＡ−Ｄ変
換器を複数個並列に用いるものがある。これは入力アナ
ログ信号の上限周波数によつて要求される正規のサンプ
ル周期毎に標本化する代りに、そのＮ倍（Ｎは２以上の
整数）の周期にて標本化するＮ個のサンプルホールド回
路（ＳＨ回路と略記）を並列に使用して同等の効果を得
ようとするものである。本発明はこのような並列形Ａ−
Ｄ変換器と共に用いるサンプルホールド回路の構成方法
に関するものである。従来の並列形Ａ−Ｄ変換回路にお
いては並列回路の数と同一数の高速サンプルホールド回
路を用いているが、本発明の実施により同数の低速サン
プルホールド回路と１個の高速サンプルホールド回路に
て同等の性能が得られることが特徴で経済的に著しい効
果がある。
ＳＨ回路は幅のないパルスによつて標本化するのが理想
であるが、実際はその回路固有のサンプル時間（ｔｓ）
をもつている。パルス幅がｔｓであるパルスによる標本
値は、原信号がサンプリング時に直線変化しない限り理
想的パルスによる標本値と異り、この誤差によつてＳＨ
回路のＳ／Ｎの劣化が生じる。このときの信号対雑音比
（Ｓ／Ｎ）は原信号の電力スペクトラムがＯ−Ｗ（Ｈ２
）の間で平坦であると仮定Ｊすると次の（１）式で与え
られる。Ｓ／Ｎ＝３２（Ｔ｜／ ｔｓ）４ ・・・・・
・（１）ここでＴｓ■１１２ＷでＴｓは標本化周期であ
る。
であるが、実際はその回路固有のサンプル時間（ｔｓ）
をもつている。パルス幅がｔｓであるパルスによる標本
値は、原信号がサンプリング時に直線変化しない限り理
想的パルスによる標本値と異り、この誤差によつてＳＨ
回路のＳ／Ｎの劣化が生じる。このときの信号対雑音比
（Ｓ／Ｎ）は原信号の電力スペクトラムがＯ−Ｗ（Ｈ２
）の間で平坦であると仮定Ｊすると次の（１）式で与え
られる。Ｓ／Ｎ＝３２（Ｔ｜／ ｔｓ）４ ・・・・・
・（１）ここでＴｓ■１１２ＷでＴｓは標本化周期であ
る。
このようにＳＨ回路のＳ／Ｎを良好とするにはサンプル
時間ｔｓを標本化周期Ｔｓに対して十分に；小さくする
か、またはサンプル時間の間は原信号は一定となるよう
にすればよいことになる。他方サンプル時間ｔｓの短い
ＳＨ回路素子はｔｓの長いものに対して高価であり、そ
の使用個数が多い程経済的の負坦が大きくなるが、本発
明の回路構成は高価なＳＨ回路素子の使用数量を減らす
ことがその効果である。なお市販品のＳＨ回路素子には
大別して高速用のものと低速用のものとがあり、Ｔｓに
対応するそれらのアクイジシヨンタイムの比はｗ対１程
度である。そしてその価格比はアナログ信号入力が数Ｍ
Ｈｚ以上なら１皓になると考えられる。また、高速用の
ものの価格は現在数万円である。第１図は並列形Ａ−Ｄ
変換回路に対する従来の回路構成例図、また第２図は本
発明を実施した回路構成例図で、それぞれの下段にはサ
ンプルパルスのタイムチャートを示してある。
時間ｔｓを標本化周期Ｔｓに対して十分に；小さくする
か、またはサンプル時間の間は原信号は一定となるよう
にすればよいことになる。他方サンプル時間ｔｓの短い
ＳＨ回路素子はｔｓの長いものに対して高価であり、そ
の使用個数が多い程経済的の負坦が大きくなるが、本発
明の回路構成は高価なＳＨ回路素子の使用数量を減らす
ことがその効果である。なお市販品のＳＨ回路素子には
大別して高速用のものと低速用のものとがあり、Ｔｓに
対応するそれらのアクイジシヨンタイムの比はｗ対１程
度である。そしてその価格比はアナログ信号入力が数Ｍ
Ｈｚ以上なら１皓になると考えられる。また、高速用の
ものの価格は現在数万円である。第１図は並列形Ａ−Ｄ
変換回路に対する従来の回路構成例図、また第２図は本
発明を実施した回路構成例図で、それぞれの下段にはサ
ンプルパルスのタイムチャートを示してある。
なお第１図および第２図はＡ−Ｄ変換器の変換時間を等
価的にＮ倍（ここではＮ＝３の場合）にするための回路
構成であり、これらの図中のＳＨはサンプルホールド回
路、ＡＤＣはＡ−Ｄ変換回路である。第１図においては
各ＳＨは入力アナログ信号を直接処理するため入力信号
のサンプリング周期Ｔ，に対して十分小さなＴｓで処理
可能な能力を必要とされる。つまり高速処理能力が要求
される。すなわちＳ。は入力アナログ信号Ｅ，に対する
ナイキスト周波数以上の標本化周波数をもつ標本化周期
ＴＯのサンプルパルス列であつて、このサンプルパルス
列ＳＯから互にＴ。だけ遅れている３系列のサンプルパ
ルス列Ｓｌ，Ｓ２，Ｓ３を作り、この新しいサンプルパ
ルス列とＳＨ回路ＳＨｌ〜ＳＨ３によつて入力アナログ
信号を標本化する。このようにすればＡＤＣの変換時間
は３倍になるが、ＳＨ回路ＳＨｌ〜ＳＨ３の各サンプル
時間は標本化周ＷＶＯに対Ｊして（１）式で与えられる
Ｓ／Ｎを満足するのに十分であるように短かくなければ
ならない。すなわち高速のサンプル化特性を持つＳＨ回
路が３個必要である。これに対して本発明による第２図
の回路では、３入力アナログ信号をまず標本化周期Ｔ。
価的にＮ倍（ここではＮ＝３の場合）にするための回路
構成であり、これらの図中のＳＨはサンプルホールド回
路、ＡＤＣはＡ−Ｄ変換回路である。第１図においては
各ＳＨは入力アナログ信号を直接処理するため入力信号
のサンプリング周期Ｔ，に対して十分小さなＴｓで処理
可能な能力を必要とされる。つまり高速処理能力が要求
される。すなわちＳ。は入力アナログ信号Ｅ，に対する
ナイキスト周波数以上の標本化周波数をもつ標本化周期
ＴＯのサンプルパルス列であつて、このサンプルパルス
列ＳＯから互にＴ。だけ遅れている３系列のサンプルパ
ルス列Ｓｌ，Ｓ２，Ｓ３を作り、この新しいサンプルパ
ルス列とＳＨ回路ＳＨｌ〜ＳＨ３によつて入力アナログ
信号を標本化する。このようにすればＡＤＣの変換時間
は３倍になるが、ＳＨ回路ＳＨｌ〜ＳＨ３の各サンプル
時間は標本化周ＷＶＯに対Ｊして（１）式で与えられる
Ｓ／Ｎを満足するのに十分であるように短かくなければ
ならない。すなわち高速のサンプル化特性を持つＳＨ回
路が３個必要である。これに対して本発明による第２図
の回路では、３入力アナログ信号をまず標本化周期Ｔ。
のサンプルパルス列Ｓ。によつて標本化を行うＳＨ回路
ＳＨＯに入力させ、このＳＨＯによつて標本化されたア
ナログ信号をさらにＳＨｌ／ＳＨ３のＳＨ回路に入力さ
せて標本化する。このＳＨｌ／ＳＨ３の各ＳＨ４回路に
用いるサンプルパルス列Ｓ１〜Ｓ３はＳＨＯに用いたサ
ンプルパルス列ＳＯをＳＨＯのサンプル時間Ｔ５以上遅
らせＳＪパルス列から１１３の周波数に逓降させかつ互
にＴ。だけ時間をずらせて得られた第２図下段に示すよ
うなパルス列である。Ｓ１〜Ｓ３によつてそれぞれサン
プルされる時間は、サンプルすべきアナログ信号の波形
が前段のＳＨＯによつてホールドされた波形であるから
そのサンプル周期中の入力は一定値となり、（１）式と
無関係と考えてよい。すなわち第２図の構成において（
１）式を適用せねばならぬのはＳＨＯのみで、ＳＨＯは
第１図の各ＳＨ回路と同じ能力を要求されるが、ＳＨｌ
〜ＳＨ３の標本化のパルス幅はＴ。と同程度まで９許さ
れる。またこの場合入力アナログ信号は標本化（一定値
）されているため積分平均値による誤差は生じない。さ
らに詳しく述べればＳＨｌ〜ＳＨ３のサンプル時間の最
大値は（ＴＯ−Ｔｓ）で与えられるが、Ｔｓ〈ＴＯであ
るから（ＴＯ−Ｔｓ）はＴｓ７より十分大きい。すなわ
ちＳＨｌ〜ＳＨ３はＳＨＯまたは第１図中のＳＨｌ〜Ｓ
Ｈ３に比べて遥かに低速の処理能力をもつもので足りる
ことになる。第３図は第２図の動作を理解し易いように
示した各部出力の一例のタイムチャートで、次にこれｌ
について説明する。図においてＥｉはアナログ入力信号
、ＳＯ″は本来のサンプルパルスＳＯをＴｓ以上遅らせ
たパルス列、ＡＯはＳＪサンプルパルスによるＳＨＯの
出力波形、Ａｌ，Ａ２，Ａ３はそれぞれサンプルパルス
Ｓｌ，Ｓ２●Ｓ３によるＳＨ回路ＳＨｌ，ＳＨ２，ＳＨ
３の各出力波形である。Ａ１〜Ａ３の各出力はそれぞれ
Ａ−Ｄ変換器ＡＤＣｌ〜ＡＤＣ３に入力し、それによる
ＡＤＣ出力としてディジタル出力Ｄ１〜Ｄ３をそれぞれ
得ることができる。これらの出力は図示省略したマルチ
プレクサ等によつて合成されＤＪのような合成出力が得
られるが、ＤＯ″はＥｉを高選？Ｈ回路を用いサンプル
パルスＳ。によつてサンプルホールドされた信号をＡ−
Ｄ変換して得られるディジタル出力と一致することは明
らかである。以上の説明によつて明らかなように、従来
の回路では第１図のように並列回路をＮ個用いる場合に
は高速性能のＳＨ回路素子がＮ個必要であるが、本発明
の回路では高速用のＳＨ回路素子が１個と低速用のＳＨ
回路素子をＮ個用いればよい。
ＳＨＯに入力させ、このＳＨＯによつて標本化されたア
ナログ信号をさらにＳＨｌ／ＳＨ３のＳＨ回路に入力さ
せて標本化する。このＳＨｌ／ＳＨ３の各ＳＨ４回路に
用いるサンプルパルス列Ｓ１〜Ｓ３はＳＨＯに用いたサ
ンプルパルス列ＳＯをＳＨＯのサンプル時間Ｔ５以上遅
らせＳＪパルス列から１１３の周波数に逓降させかつ互
にＴ。だけ時間をずらせて得られた第２図下段に示すよ
うなパルス列である。Ｓ１〜Ｓ３によつてそれぞれサン
プルされる時間は、サンプルすべきアナログ信号の波形
が前段のＳＨＯによつてホールドされた波形であるから
そのサンプル周期中の入力は一定値となり、（１）式と
無関係と考えてよい。すなわち第２図の構成において（
１）式を適用せねばならぬのはＳＨＯのみで、ＳＨＯは
第１図の各ＳＨ回路と同じ能力を要求されるが、ＳＨｌ
〜ＳＨ３の標本化のパルス幅はＴ。と同程度まで９許さ
れる。またこの場合入力アナログ信号は標本化（一定値
）されているため積分平均値による誤差は生じない。さ
らに詳しく述べればＳＨｌ〜ＳＨ３のサンプル時間の最
大値は（ＴＯ−Ｔｓ）で与えられるが、Ｔｓ〈ＴＯであ
るから（ＴＯ−Ｔｓ）はＴｓ７より十分大きい。すなわ
ちＳＨｌ〜ＳＨ３はＳＨＯまたは第１図中のＳＨｌ〜Ｓ
Ｈ３に比べて遥かに低速の処理能力をもつもので足りる
ことになる。第３図は第２図の動作を理解し易いように
示した各部出力の一例のタイムチャートで、次にこれｌ
について説明する。図においてＥｉはアナログ入力信号
、ＳＯ″は本来のサンプルパルスＳＯをＴｓ以上遅らせ
たパルス列、ＡＯはＳＪサンプルパルスによるＳＨＯの
出力波形、Ａｌ，Ａ２，Ａ３はそれぞれサンプルパルス
Ｓｌ，Ｓ２●Ｓ３によるＳＨ回路ＳＨｌ，ＳＨ２，ＳＨ
３の各出力波形である。Ａ１〜Ａ３の各出力はそれぞれ
Ａ−Ｄ変換器ＡＤＣｌ〜ＡＤＣ３に入力し、それによる
ＡＤＣ出力としてディジタル出力Ｄ１〜Ｄ３をそれぞれ
得ることができる。これらの出力は図示省略したマルチ
プレクサ等によつて合成されＤＪのような合成出力が得
られるが、ＤＯ″はＥｉを高選？Ｈ回路を用いサンプル
パルスＳ。によつてサンプルホールドされた信号をＡ−
Ｄ変換して得られるディジタル出力と一致することは明
らかである。以上の説明によつて明らかなように、従来
の回路では第１図のように並列回路をＮ個用いる場合に
は高速性能のＳＨ回路素子がＮ個必要であるが、本発明
の回路では高速用のＳＨ回路素子が１個と低速用のＳＨ
回路素子をＮ個用いればよい。
すなわちＳＨ回路素子の使用数量は１個増すが、高価な
高速用のものは（Ｎ−１）個減らせることになるので、
並列回路数の多いもの程経済上の利益は大きい。
高速用のものは（Ｎ−１）個減らせることになるので、
並列回路数の多いもの程経済上の利益は大きい。
第１図は並列形Ａ−Ｄ変換回路に対する従来の回路構成
図、第２図は本発明を実施した回路構成例図、第３図は
第２図の各部出力のタイムチャートである。 ｅビ・・・・アナログ信号入力、ＳＨ・・・・・・サン
プルホールド回路、ＡＤＣ・・・・・・アナログ−ディ
ジタル変換器、ＳＯ，ＳＯ′，Ｓ１〜Ｓ３・・・・◆・
サンプルパルス。
図、第２図は本発明を実施した回路構成例図、第３図は
第２図の各部出力のタイムチャートである。 ｅビ・・・・アナログ信号入力、ＳＨ・・・・・・サン
プルホールド回路、ＡＤＣ・・・・・・アナログ−ディ
ジタル変換器、ＳＯ，ＳＯ′，Ｓ１〜Ｓ３・・・・◆・
サンプルパルス。
Claims (1)
- １ Ｎ個（Ｎは複数）並列形アナログ−ディジタル変換
回路のアナログ信号入力側前段に設けるサンプルホール
ド回路を１個の高速形サンプルホールド回路とその出力
を共通入力としＮ個のアナログ−ディジタル変換回路の
それぞれにそれぞれの出力を与えるＮ個のサンプルホー
ルド回路にて構成し、上記高速形サンプルホールド回路
は入力アナログ信号のナイキスト周波数以上の標本化周
波数ｆｓ（周期Ｔ＿ｓ＝１／ｆｓ）のパルスにて標本化
すると共に、これに続く上記Ｎ個のサンプルホールド回
路は上記標本化周波数パルスの標本化点よりサンプル時
間以上遅らせかつ順に時間Ｔ＿ｓずつ互にずらせた標本
化周期ＮＴ＿ｓの標本化パルス列によつてそれぞれ標本
化することを特徴とする並列形サンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55085870A JPS6047677B2 (ja) | 1980-06-26 | 1980-06-26 | 並列形サンプルホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55085870A JPS6047677B2 (ja) | 1980-06-26 | 1980-06-26 | 並列形サンプルホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5712493A JPS5712493A (en) | 1982-01-22 |
| JPS6047677B2 true JPS6047677B2 (ja) | 1985-10-23 |
Family
ID=13870927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55085870A Expired JPS6047677B2 (ja) | 1980-06-26 | 1980-06-26 | 並列形サンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047677B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186216A (ja) * | 1982-04-23 | 1983-10-31 | Nec Corp | 高速コンパレ−タ回路 |
| JPS619900A (ja) * | 1984-06-25 | 1986-01-17 | Nippon Gakki Seizo Kk | サンプル・ホ−ルド回路 |
| JPS61261894A (ja) * | 1985-05-15 | 1986-11-19 | Iwatsu Electric Co Ltd | サンプル・ホ−ルド装置 |
| GB8625282D0 (en) * | 1986-10-22 | 1986-11-26 | British Telecomm | Detecting faults in transmission lines |
| JPH02143845U (ja) * | 1989-05-10 | 1990-12-06 | ||
| EP1317136B1 (en) | 1997-05-27 | 2006-04-19 | Seiko Epson Corporation | Image processing apparatus and integrated circuit therefor |
-
1980
- 1980-06-26 JP JP55085870A patent/JPS6047677B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5712493A (en) | 1982-01-22 |
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