JPS58159023A - アナログ・デジタル変換回路 - Google Patents
アナログ・デジタル変換回路Info
- Publication number
- JPS58159023A JPS58159023A JP4190082A JP4190082A JPS58159023A JP S58159023 A JPS58159023 A JP S58159023A JP 4190082 A JP4190082 A JP 4190082A JP 4190082 A JP4190082 A JP 4190082A JP S58159023 A JPS58159023 A JP S58159023A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- conversion
- sample
- time
- converter
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
らに詳しくはサンプルホールド回路とこのサンプルホー
ルド回路にホールドされたデータをデジタル化するアナ
ログ・デジタル変換器からなるアナログ・デジタル変換
回路に関するものである。
ルド回路にホールドされたデータをデジタル化するアナ
ログ・デジタル変換器からなるアナログ・デジタル変換
回路に関するものである。
従来から、各種の検出素子により検出されることにより
得られたアナログ信号を一時的にサンプルホールドし、
この一時的にホールドされたデータをアナログ・デジタ
ル変換器（Ａ／Ｄ変換器）によりＡ／Ｄ変換し、これに
よって得られたデジタル信号！デジタル回路により処理
せしめ種々の情報を得るＡ／Ｄ変換法を用いたデータ処
理方法が広（一般に使用されている。
得られたアナログ信号を一時的にサンプルホールドし、
この一時的にホールドされたデータをアナログ・デジタ
ル変換器（Ａ／Ｄ変換器）によりＡ／Ｄ変換し、これに
よって得られたデジタル信号！デジタル回路により処理
せしめ種々の情報を得るＡ／Ｄ変換法を用いたデータ処
理方法が広（一般に使用されている。
上述のようなＡ／Ｄ変換法を行な５ ｒ＝めには、例え
ば第１Ａ図に示されるようにアナログ信号が入力される
一つの入力端子ＩＡとサンプルホールドされＬ信号を出
力する一つの出力端子ＩＢとを有するサンプルホールド
回路（Ｓ／Ｈ回路）１と、このＳ／Ｈ回路１の出力端子
ＩＢＫ４ｉ続される一つの入力端子２人とデジタル信号
を出力する出力端子２Ｂを有するＡ／Ｄ変換器２からな
るものが一般に使用されている。
ば第１Ａ図に示されるようにアナログ信号が入力される
一つの入力端子ＩＡとサンプルホールドされＬ信号を出
力する一つの出力端子ＩＢとを有するサンプルホールド
回路（Ｓ／Ｈ回路）１と、このＳ／Ｈ回路１の出力端子
ＩＢＫ４ｉ続される一つの入力端子２人とデジタル信号
を出力する出力端子２Ｂを有するＡ／Ｄ変換器２からな
るものが一般に使用されている。
このような１つのＳ／Ｈ回路とこのＳ／Ｈ回路に直列さ
れるＡ／Ｄ変換器からなるＡ／Ｄ変換回路においては第
１Ｂ図に示されるようなタイミングでアナログ信号Ａｓ
のサンプルホールドおよびＡ／Ｄ変換が行なわれる。
れるＡ／Ｄ変換器からなるＡ／Ｄ変換回路においては第
１Ｂ図に示されるようなタイミングでアナログ信号Ａｓ
のサンプルホールドおよびＡ／Ｄ変換が行なわれる。
すなわちＳ／Ｈ回路１においては、サンプルホールド命
令が与えられると、その時Ｓ／Ｈ回路１に入力されてい
るアナログ信号Ａｓがホールドさ扛、ホールド状態が一
定時間ＴＨ保たれる。このサンプルホールド時間ＴＨ内
において、Ａ／Ｄ変換器２はホールド時間■より短かい
Ａ／Ｄ変換時間ＴＤでＳ／Ｈ回路１にホールドされてい
るデーＡ／Ｄ変換を行な・い、＾／Ｄ変換器、２の出力
端子２Ｂからデジタル信号ＤＳ馨出力する。Ａ／Ｄ変換
器２によってＳ／Ｈ回路１にホールドされていたデータ
のＡ／Ｄ変換が終了し、サンプルホールド時間が終了す
ると、Ｓ／Ｈ回路１はホールド状態からサンプル状態に
変わる。この時Ｓ／Ｈ回路１の出力が入力信号に追従す
るように変化して行き、その誤差が規定された範囲内に
納まるまでに一定時間ＴＳ（通常、アクイジションタイ
ムという。）が必要とされる。この時間経過後はいつで
もす／プルホールド可能であるサンプル状態となる。従
って次にサンプルホールド命令が与えられると再びＳ／
Ｈ回路ｌはサンプルホールドの状態となり、その間にＡ
／Ｄ変換が行なわれる。
令が与えられると、その時Ｓ／Ｈ回路１に入力されてい
るアナログ信号Ａｓがホールドさ扛、ホールド状態が一
定時間ＴＨ保たれる。このサンプルホールド時間ＴＨ内
において、Ａ／Ｄ変換器２はホールド時間■より短かい
Ａ／Ｄ変換時間ＴＤでＳ／Ｈ回路１にホールドされてい
るデーＡ／Ｄ変換を行な・い、＾／Ｄ変換器、２の出力
端子２Ｂからデジタル信号ＤＳ馨出力する。Ａ／Ｄ変換
器２によってＳ／Ｈ回路１にホールドされていたデータ
のＡ／Ｄ変換が終了し、サンプルホールド時間が終了す
ると、Ｓ／Ｈ回路１はホールド状態からサンプル状態に
変わる。この時Ｓ／Ｈ回路１の出力が入力信号に追従す
るように変化して行き、その誤差が規定された範囲内に
納まるまでに一定時間ＴＳ（通常、アクイジションタイ
ムという。）が必要とされる。この時間経過後はいつで
もす／プルホールド可能であるサンプル状態となる。従
って次にサンプルホールド命令が与えられると再びＳ／
Ｈ回路ｌはサンプルホールドの状態となり、その間にＡ
／Ｄ変換が行なわれる。
このようにして、Ｓ／Ｈ回路１においては、ホールド状
態とサンプル状態が繰返され、Ａ／Ｄ変換器２はＳ／Ｈ
回路ｌにホールドされたデータに基づいて繰返しＡ／Ｄ
変換を行な １い、入力するアナログ信号
Ａ’Ｓのデジタル信号への変換が連続して行なわれる。
態とサンプル状態が繰返され、Ａ／Ｄ変換器２はＳ／Ｈ
回路ｌにホールドされたデータに基づいて繰返しＡ／Ｄ
変換を行な １い、入力するアナログ信号
Ａ’Ｓのデジタル信号への変換が連続して行なわれる。
このようなＡ／Ｄ変換方法では、ホールド時間ＴＨ十ア
クイジションタイムＴＳ十α（α≧０）のサイクルタイ
ムでＡ／Ｄ変換が行なわれる。
クイジションタイムＴＳ十α（α≧０）のサイクルタイ
ムでＡ／Ｄ変換が行なわれる。
ところでより微細な情報を得るため、あるいは多大な情
報を有したアナログ信号を処理するため、入力するアナ
ログ信号をより短い間隔でサンプルホールドして処理せ
しめようとすると、上述のようなＡ／Ｄ変換方法におい
てはアクイジションタイムＴＳの短いＳ／Ｈ回路および
Ａ／Ｄ変換時間ＴＤの短いＡ／Ｄ変換器乞用いることが
要求されるが、高速なＳ／Ｈ回路およびＡ／Ｄ変換器は
高価であり、特に高速なＡ／Ｄ変換器は非常に高価であ
る。
報を有したアナログ信号を処理するため、入力するアナ
ログ信号をより短い間隔でサンプルホールドして処理せ
しめようとすると、上述のようなＡ／Ｄ変換方法におい
てはアクイジションタイムＴＳの短いＳ／Ｈ回路および
Ａ／Ｄ変換時間ＴＤの短いＡ／Ｄ変換器乞用いることが
要求されるが、高速なＳ／Ｈ回路およびＡ／Ｄ変換器は
高価であり、特に高速なＡ／Ｄ変換器は非常に高価であ
る。
（具体的には２倍のＡ／Ｄ変換速度を有するＡ／Ｄ変換
器は２倍以上の価格となる）従って、単位時間あたり多
数のサンプルホールドを行ない、高速でＡ／Ｄ変換を行
なうことのできるＡ 、、／ Ｄ変換回路は価格が非常
に高価であり、経済的に不利であるという問題を有して
いる。
器は２倍以上の価格となる）従って、単位時間あたり多
数のサンプルホールドを行ない、高速でＡ／Ｄ変換を行
なうことのできるＡ 、、／ Ｄ変換回路は価格が非常
に高価であり、経済的に不利であるという問題を有して
いる。
本発明の目的は安価な価格で単位時間あたり多数のサン
プルホールドを行ない、高速でＡ／Ｄ変換を行なうこと
のできるＡ／Ｄ変換回路を提供することにある。
プルホールドを行ない、高速でＡ／Ｄ変換を行なうこと
のできるＡ／Ｄ変換回路を提供することにある。
本発明のかかる目的は、アナログ・デジタル変換器、こ
のアナログ・デジタル変換器の入力端子に接続される出
力端子を備えた回路であって少なくとも２つの入力端子
を備えた切換回路、およびこの切換回路の前記少なくと
も２つの入力端子にそれぞれ接続されるＬ（４力端子を
備えた回路であって、共通の入力端子を備えた少な（と
も２つのサンプルホールド回路からなり、前記切換回路
により前記少な（とも２つのサンプルホールド回路を順
次切換えて前記アナログ・デジタル変換器に接続せしめ
、１つのサンプルホールド回路が前記アナログ・デジタ
ル変換器に接続されサンプルホールドされた値に基づい
てＡ／Ｄ変換終了するまでに他の１つのサンプルホール
ド回路をアクイジションタイムを経過していつでもサン
プルホールド可能な状態にせしめるように前記サンプル
ホールド回路を少なくとも２つ用いることン特徴とする
アナログ・デジタル変換回路により達成される。
のアナログ・デジタル変換器の入力端子に接続される出
力端子を備えた回路であって少なくとも２つの入力端子
を備えた切換回路、およびこの切換回路の前記少なくと
も２つの入力端子にそれぞれ接続されるＬ（４力端子を
備えた回路であって、共通の入力端子を備えた少な（と
も２つのサンプルホールド回路からなり、前記切換回路
により前記少な（とも２つのサンプルホールド回路を順
次切換えて前記アナログ・デジタル変換器に接続せしめ
、１つのサンプルホールド回路が前記アナログ・デジタ
ル変換器に接続されサンプルホールドされた値に基づい
てＡ／Ｄ変換終了するまでに他の１つのサンプルホール
ド回路をアクイジションタイムを経過していつでもサン
プルホールド可能な状態にせしめるように前記サンプル
ホールド回路を少なくとも２つ用いることン特徴とする
アナログ・デジタル変換回路により達成される。
従って、本発明によれば、１つのサンプルホールド回路
にホールドされたデータに基づいてＡ／Ｄ変換が終了す
ると直ちに他のサンプルホールド回路に切換えソ、その
サンプルホールド回路にホールドされたデータに基づい
てＡ／Ｄ変換を行なうことができるので、Ａ／Ｄ変換器
は常にＡ／Ｄ変換を行なうことができる。すなわち、少
なくとも２つのサンプルホールド回路を用いているので
、サンプルホールド回路が一度サンプルホールドした後
洗にサンプルホールド可能になるまでに必要とされる時
間（アクイジションタイム）が実質的に０となる。従っ
て、低速（アクイジションタイムの長い）なサンプルホ
ールド回路を少なくとも２つ用いて、常にＡ／Ｄ変換器
を働らかせることにより、短かいサイクルタイムを有す
るＡ／Ｄ変換を行なうことが可能となる。
にホールドされたデータに基づいてＡ／Ｄ変換が終了す
ると直ちに他のサンプルホールド回路に切換えソ、その
サンプルホールド回路にホールドされたデータに基づい
てＡ／Ｄ変換を行なうことができるので、Ａ／Ｄ変換器
は常にＡ／Ｄ変換を行なうことができる。すなわち、少
なくとも２つのサンプルホールド回路を用いているので
、サンプルホールド回路が一度サンプルホールドした後
洗にサンプルホールド可能になるまでに必要とされる時
間（アクイジションタイム）が実質的に０となる。従っ
て、低速（アクイジションタイムの長い）なサンプルホ
ールド回路を少なくとも２つ用いて、常にＡ／Ｄ変換器
を働らかせることにより、短かいサイクルタイムを有す
るＡ／Ｄ変換を行なうことが可能となる。
なお、Ｓ／Ｈ回路としては連続的に変化しているアナロ
グ信号を取り出してその信号を保持する機能を有してい
るものであれば如何なるものでもよく、ま７Ｃ，、Ａ／
Ｄ変換器も電圧一時間変換形、二重積分形、電圧−周波
数変換形、逐次比較形等の如何なるＡ／Ｄ変換法による
ものであってもよい。さらに、切換回路も２つの回路を
切り換えることのできるものであれば、如何なるものを
も使用できるが例えばアナログ・マルチプレクサを使用
することができる。
グ信号を取り出してその信号を保持する機能を有してい
るものであれば如何なるものでもよく、ま７Ｃ，、Ａ／
Ｄ変換器も電圧一時間変換形、二重積分形、電圧−周波
数変換形、逐次比較形等の如何なるＡ／Ｄ変換法による
ものであってもよい。さらに、切換回路も２つの回路を
切り換えることのできるものであれば、如何なるものを
も使用できるが例えばアナログ・マルチプレクサを使用
することができる。
以下、本発明を図面ン用いて詳細に説明する。
第２Ａ図は、本発明のＡ／Ｄ変換回路の好ましい実施例
を示すブロック図であり、第２Ｂ図は第２Ａ図を説明す
るタイミングチャートである。
を示すブロック図であり、第２Ｂ図は第２Ａ図を説明す
るタイミングチャートである。
本実施例においてはＡ／Ｄ変換回路は次のように構成さ
れている。
れている。
アナログ信号ＡＳ’ａ’入力するための一つの共通入力
端子３ＡＹ有する２つの第１のＳ／Ｈ回路３と第２のＳ
／Ｈ回路４とが並列に設けられており、第１のＳ／Ｈ回
路３、第２の１８回路４の出力端子３Ｂ 、４Ｂはそれ
ぞれ２人力ｌ出力型の切換回路５０入力端子５Ａ。
端子３ＡＹ有する２つの第１のＳ／Ｈ回路３と第２のＳ
／Ｈ回路４とが並列に設けられており、第１のＳ／Ｈ回
路３、第２の１８回路４の出力端子３Ｂ 、４Ｂはそれ
ぞれ２人力ｌ出力型の切換回路５０入力端子５Ａ。
５Ｂに接続されている。この切換回路５の出力端子５Ｃ
はＡ／Ｄ変換器６の入力端子６Ａに接続されており、デ
ジタル信号ＤＳがＡ／Ｄ変換器６の出力端子６Ｂから出
力されるようになっている。
はＡ／Ｄ変換器６の入力端子６Ａに接続されており、デ
ジタル信号ＤＳがＡ／Ｄ変換器６の出力端子６Ｂから出
力されるようになっている。
このようにＡ／Ｄ変換回路が構成されていると、切換回
路５によりまず第１のＳ／Ｈ回路３とＡ／Ｄ変換器６と
が接続される。この状態において、第１のＳ／Ｈ回路３
はサンプルホールド命令が与えられると、その時に入力
しているアナログ信号Ａｓをサンプルホールドする。第
１のＳ／Ｈ回路３によりサンプルホールドされた値に基
づいてサンプルホールド時間Ｔ Ｈ＋より短かいＡ／Ｄ
変換時間ＴＤにてＡ／Ｄｉ換器６によりＡ／Ｄ変換がな
され、デジタル信号ＤＳがＡ／Ｄ変換器６の出力端子６
Ｂから出力される。
路５によりまず第１のＳ／Ｈ回路３とＡ／Ｄ変換器６と
が接続される。この状態において、第１のＳ／Ｈ回路３
はサンプルホールド命令が与えられると、その時に入力
しているアナログ信号Ａｓをサンプルホールドする。第
１のＳ／Ｈ回路３によりサンプルホールドされた値に基
づいてサンプルホールド時間Ｔ Ｈ＋より短かいＡ／Ｄ
変換時間ＴＤにてＡ／Ｄｉ換器６によりＡ／Ｄ変換がな
され、デジタル信号ＤＳがＡ／Ｄ変換器６の出力端子６
Ｂから出力される。
第１のＳ／Ｈ回路３にサンプルホールドされた値に基づ
いてのＡ／Ｄ変換が終了すると、切換回路５は第２のＳ
／Ｈ回路４とＡ／Ｄ変換器６とを接続せしめ、第２の８
／’ Ｈ回路４にサンプルホールドされた値に基づ（
・てサンプルホールド時間ＴＨ２の間にＡ／Ｄ変換変換
性１行れる一方、第１のＳ／Ｈ回路３むまアクイジショ
ンタイムＴＳ１ 経過後−八つでもサンフ。
いてのＡ／Ｄ変換が終了すると、切換回路５は第２のＳ
／Ｈ回路４とＡ／Ｄ変換器６とを接続せしめ、第２の８
／’ Ｈ回路４にサンプルホールドされた値に基づ（
・てサンプルホールド時間ＴＨ２の間にＡ／Ｄ変換変換
性１行れる一方、第１のＳ／Ｈ回路３むまアクイジショ
ンタイムＴＳ１ 経過後−八つでもサンフ。
ルホールド可能となるサンプル状態に戻る。
以後、第１のＳ／Ｈ回路３および第２のＳ／Ｈ回路４に
より交互にサンプルホー）Ｌ・ドが繰返され、Ａ／Ｄ変
換器６にお（・て（ま連続的にＡ／Ｄ変換がなされる。
より交互にサンプルホー）Ｌ・ドが繰返され、Ａ／Ｄ変
換器６にお（・て（ま連続的にＡ／Ｄ変換がなされる。
従ってアクイジションタイムＴＳに係わるＡ／Ｄ変メ器
のデッドタイムがなくなり、効率よ（連続的にアナログ
信号のＡ／Ｄ変換を行なうことカーできる。
のデッドタイムがなくなり、効率よ（連続的にアナログ
信号のＡ／Ｄ変換を行なうことカーできる。
本実施例においては、アクイジションタイムＴＳがＡ／
Ｄ変換時間ＴＤより短かい場合について説明したが、こ
の場合サンプルホールド時間ＴＨのサイクルタイムでＡ
／Ｄ変換を行なうことができるのに対し、従来のＡ／Ｄ
変換回路の場合にはサンプルホールド時量子アクイジシ
ョンタイム（ＴＨ＋ＴＳ）のサイクルタイムでＡ／Ｄ変
換が行なわれる。
Ｄ変換時間ＴＤより短かい場合について説明したが、こ
の場合サンプルホールド時間ＴＨのサイクルタイムでＡ
／Ｄ変換を行なうことができるのに対し、従来のＡ／Ｄ
変換回路の場合にはサンプルホールド時量子アクイジシ
ョンタイム（ＴＨ＋ＴＳ）のサイクルタイムでＡ／Ｄ変
換が行なわれる。
従って従来のＡ／Ｄ変換回路によりＴＨのサイクルタイ
ムでＡ／Ｄ変換を行なおうとすれば、高速のＳ／Ｈ回路
（ＴＳを短がくするための）およびＡ／Ｄ変換器（ＴＲ
Ｙ短か（するための）が必要となりコスト的に非常に高
価となってくる。
ムでＡ／Ｄ変換を行なおうとすれば、高速のＳ／Ｈ回路
（ＴＳを短がくするための）およびＡ／Ｄ変換器（ＴＲ
Ｙ短か（するための）が必要となりコスト的に非常に高
価となってくる。
なお、アクイジションタイムＴＳがＡ／Ｄ変換時間ＴＤ
より長い場合においては、Ｓ／Ｈ回路を３つ以上用いる
ことによりＡ／Ｄ変換器のデッドタイムをなくすことが
できる。たとえば、ＴＳ＋２７Ｈの場合にはサンプルホ
ールド回路を３個（Ｓ／Ｈ回路１．ｓ／Ｈ回路２ 、Ｓ
／Ｈ回路３）並列に並べて切換回路によって順次Ａ／Ｄ
変換器に接続すればよい。
より長い場合においては、Ｓ／Ｈ回路を３つ以上用いる
ことによりＡ／Ｄ変換器のデッドタイムをなくすことが
できる。たとえば、ＴＳ＋２７Ｈの場合にはサンプルホ
ールド回路を３個（Ｓ／Ｈ回路１．ｓ／Ｈ回路２ 、Ｓ
／Ｈ回路３）並列に並べて切換回路によって順次Ａ／Ｄ
変換器に接続すればよい。
その場合には、第３図に示すタイミングチャートのよう
なタイミングでサンプルホールド切換、Ａ／Ｄ変換を実
施させればよい。すなわちＡ／Ｄ変換器がＳ／Ｈ回路１
がサンプルホールドした値をＡ／Ｄ変換してデジタル信
号ＤＳを出力すると、引きつづいて切換回路によって接
続されたＳ ／ Ｈ回路２がサンプルホールドした値’
ＹＡ／Ｄ変換器はＡ／Ｄ変換してデジタル信号ＤＳを続
けて出力する。（この出力をした時点ではＳ／Ｈ回路１
はいまだサンプルホールド可能な状態ではない。）引き
つづいてＡ／Ｄ変換器は切換回路によって接続され７．
− Ｓ ／ Ｈ回路３がサンプルホールドした値’！ｋ
Ａ／Ｄ変換してデジタル信号ＤＳを出力する。この出力
をした時点ではＳ／Ｈ回路１はサンプルホールド可能な
状態となっている。そこで切換回路はＳ／Ｈ回路１とＡ
／Ｄ変換器とを接続し上述のようなＡ／Ｄ変換が次々と
繰り返さする。このようにしてアクイジションタイム（
ＴＳ）がＡ／Ｄ変換に要する時間（ＴＤ）よりも大きい
場合であってもＳ／Ｈ回路を２個以上使用することによ
ってＡ／Ｄ変換器のデッドタイムをなくすことができる
。この場合においても、従来のＡ／Ｄ変換回路の場合に
は、本発明と同じサイクルタイムでＡ／Ｄ変換を行なお
うとすれば、やはり高速のＳ／Ｈ回路およびＡ／Ｄ変換
器が必要となりコスト的に高価となる。
なタイミングでサンプルホールド切換、Ａ／Ｄ変換を実
施させればよい。すなわちＡ／Ｄ変換器がＳ／Ｈ回路１
がサンプルホールドした値をＡ／Ｄ変換してデジタル信
号ＤＳを出力すると、引きつづいて切換回路によって接
続されたＳ ／ Ｈ回路２がサンプルホールドした値’
ＹＡ／Ｄ変換器はＡ／Ｄ変換してデジタル信号ＤＳを続
けて出力する。（この出力をした時点ではＳ／Ｈ回路１
はいまだサンプルホールド可能な状態ではない。）引き
つづいてＡ／Ｄ変換器は切換回路によって接続され７．
− Ｓ ／ Ｈ回路３がサンプルホールドした値’！ｋ
Ａ／Ｄ変換してデジタル信号ＤＳを出力する。この出力
をした時点ではＳ／Ｈ回路１はサンプルホールド可能な
状態となっている。そこで切換回路はＳ／Ｈ回路１とＡ
／Ｄ変換器とを接続し上述のようなＡ／Ｄ変換が次々と
繰り返さする。このようにしてアクイジションタイム（
ＴＳ）がＡ／Ｄ変換に要する時間（ＴＤ）よりも大きい
場合であってもＳ／Ｈ回路を２個以上使用することによ
ってＡ／Ｄ変換器のデッドタイムをなくすことができる
。この場合においても、従来のＡ／Ｄ変換回路の場合に
は、本発明と同じサイクルタイムでＡ／Ｄ変換を行なお
うとすれば、やはり高速のＳ／Ｈ回路およびＡ／Ｄ変換
器が必要となりコスト的に高価となる。
以上、詳細に説明したように本発明によると安価で低速
なサンプルホールド回路およびＡ／Ｄ変換器ン用いて単
位時間あたり多数のサンプルホールドを行ない高速でＡ
／Ｄ変換を行なうことができ、経済的に非常に有利であ
り、実用的価値は非常に高い。
なサンプルホールド回路およびＡ／Ｄ変換器ン用いて単
位時間あたり多数のサンプルホールドを行ない高速でＡ
／Ｄ変換を行なうことができ、経済的に非常に有利であ
り、実用的価値は非常に高い。
第１Ａ図は従来のＡ／Ｄ変換回路を示すブロック図、
第１Ｂ図は第１Ａ図を説明するタイミングチャート、
第２Ａ図は本発明の好ましい実施例のＡ／Ｄ変換回路を
示すブロック図、 第２Ｂ図は第２Ａ図を説明するタイミングチャート、 第３図は本発明の他の実施例のタイミングチャートであ
る。 １．３．４・・・・・・・・・サンプルホールド回路２
．６・・−・・・・・・・・・・・Ａ／Ｄ変換器５・・
・・・・・・・・・・・・・・・・・・切換回路第２Ａ
図 １ 第２８１１ 第３図
示すブロック図、 第２Ｂ図は第２Ａ図を説明するタイミングチャート、 第３図は本発明の他の実施例のタイミングチャートであ
る。 １．３．４・・・・・・・・・サンプルホールド回路２
．６・・−・・・・・・・・・・・Ａ／Ｄ変換器５・・
・・・・・・・・・・・・・・・・・・切換回路第２Ａ
図 １ 第２８１１ 第３図
Claims (1)
- アナログ−デジタル変換器、このアナログ・デジタル変
換器の入力端子に接続される出力端子を備えた回路であ
って少なくとも２つの入力端子を備えた切換回路、およ
びこの切換回路の前記少なくとも２つの入力端子にそれ
ぞれ接続される出力端子を備えた回路であって、共通の
入力端子を備えた少な（とも２つのサンプルホールド回
路からなり、前記切換回路により前記少な（とも２つの
サンプルホールド回路ン順次切換えて前記アナログ・デ
ジタル変換器に接続せしめ、１つのサンプルホールド回
路が前記アナログ・デジタル変ンタイムを経過していつ
でもサンプルホール
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190082A JPS58159023A (ja) | 1982-03-17 | 1982-03-17 | アナログ・デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190082A JPS58159023A (ja) | 1982-03-17 | 1982-03-17 | アナログ・デジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58159023A true JPS58159023A (ja) | 1983-09-21 |
Family
ID=12621156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4190082A Pending JPS58159023A (ja) | 1982-03-17 | 1982-03-17 | アナログ・デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159023A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6465928A (en) * | 1987-09-04 | 1989-03-13 | Nippon Electric Ic Microcomput | Switching comparator |
| WO2007020712A1 (ja) * | 2005-08-17 | 2007-02-22 | Test Research Laboratories Inc. | 信号出力回路 |
| WO2007038537A1 (en) * | 2005-09-27 | 2007-04-05 | Microchip Technology Incorporated | Selectable real time sample triggering for a plurality of inputs of an analog-to-digital converter |
-
1982
- 1982-03-17 JP JP4190082A patent/JPS58159023A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6465928A (en) * | 1987-09-04 | 1989-03-13 | Nippon Electric Ic Microcomput | Switching comparator |
| WO2007020712A1 (ja) * | 2005-08-17 | 2007-02-22 | Test Research Laboratories Inc. | 信号出力回路 |
| WO2007038537A1 (en) * | 2005-09-27 | 2007-04-05 | Microchip Technology Incorporated | Selectable real time sample triggering for a plurality of inputs of an analog-to-digital converter |
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