JP3842329B2 - Ａ／ｄコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置上に形成されるＡ／Ｄコンバータに関する。
近年のワンチップマイクロコントローラ等に内蔵されるＡ／Ｄコンバータには、デジタル信号処理の高速化に伴い、Ａ／Ｄ変換の高速化と同時に高い変換精度を要求されている。そのため、変換時間がより短く、より高精度なＡ／Ｄコンバータを実現させる必要がある。
【０００２】
【従来の技術及び発明が解決しようとする課題】
従来のワンチップマイクロコントローラに内蔵されるＡ／Ｄコンバータを図５に示す。図５（ａ）に示すように、Ａ／Ｄコンバータ５０は、制御回路５１、マルチプレクサ５２、Ａ／Ｄ変換部５３、変換値レジスタＲＸ０及び設定レジスタＲＺ０を備える。
【０００３】
設定レジスタＲＺ０は図５（ｂ）に示すように、変換する端子ＡINＸを指定するためのデータを記憶する端子レジスタＲＺ０１、Ａ／Ｄ変換を起動させるためのデータを記憶する起動レジスタＲＺ０２、Ａ／Ｄ変換の停止を示す停止レジスタＲＺ０３、ＣＰＵ５５に対する割込要求の出力を指定するためのデータを記憶する割込レジスタＲＺ０４、Ａ／Ｄ変換が終了したことを示すデータを記憶する終了レジスタＲＺ０５の５つのレジスタを備えている。設定レジスタＲＺ０の各レジスタＲＺ０１〜ＲＺ０５には実際のＡ／Ｄ変換処理に先立ってＣＰＵ５５によってデータが設定される。
【０００４】
制御回路５１は端子レジスタＲＺ０１のデータに基づいてマルチプレクサ５２に選択信号ＳＬ１〜ＳＬ４を出力することによってＡ／Ｄ変換する端子（チャネル）を指示する。また、制御回路５１は起動レジスタＲＺ０２のデータに基づいてＡ／Ｄ変換部５３に制御信号ＳＴを出力することによってＡ／Ｄ変換部５３にＡ／Ｄ変換を行わせる。また、制御回路５１はＡ／Ｄ変換が終了すると、割込レジスタＲＺ０４のデータに基づいてＣＰＵ５５に対して割込要求Ｓ１を出力する。
【０００５】
マルチプレクサ５２は、複数チャネルのアナログ入力端子（図５では４つのアナログ入力端子ＡIN１〜ＡIN４）を備えており、制御回路５１から出力される選択信号ＳＬ１〜ＳＬ４に基づいていずれか１つのアナログ入力端子を選択し、その選択した入力端子のアナログ信号をＡ／Ｄ変換部５３に出力する。
【０００６】
Ａ／Ｄ変換部５３はマルチプレクサ５２から出力されたアナログ信号をサンプルホールドし、そのホールドしたアナログ信号をデジタル信号に変換し、そのデジタル信号を変換値レジスタＲＸ０に格納する。
【０００７】
ＣＰＵ５５が変換値レジスタＲＸ０に格納されたデジタル信号をリードすると、１回のＡ／Ｄ変換が終了する。
さて、上記のように構成されたＡ／Ｄコンバータ５０を使用したＡ／Ｄ変換において、精度の高い変換値を得るために、同一のチャネルにおいてＡ／Ｄ変換を複数回行い、その複数回の変換結果の平均を求め、その平均値を最終的な変換結果とする方法がある。図６はこの方法において変換結果を得るためのタイムチャートを示す。
【０００８】
１回目のＡ／Ｄ変換において、ＣＰＵ５５によるＡ／Ｄ変換の指示Ｔ１がなされ、Ａ／Ｄ変換部５３によるアナログ信号のサンプリング及びデジタル信号への変換が行われる。続いてＣＰＵ５５による変換値のリード及び再変換の指示Ｔ２が行われると、１回目のＡ／Ｄ変換が終了する。２回目以降（Ｎ−１）回目までのＡ／Ｄ変換では、Ａ／Ｄ変換部５３によるサンプリング及び変換が行われ、ＣＰＵ５５による変換値のリード及び再変換の指示Ｔ２がなされて終了する。Ｎ回目のＡ／Ｄ変換では、Ａ／Ｄ変換部５３によるサンプリング及び変換が行われ、ＣＰＵ５５による変換値のリードＴ３の後、ＣＰＵ５５によってＮ個の変換値に基づく平均値の算出Ｔ４が行われる。
【０００９】
従って、最終的な変換結果を求めるまでにＣＰＵ５５が行う処理ＴＷ０は、
【００１０】
【数１】
ＴＷ０＝Ｔ１＋Ｔ２×（Ｎ−１）＋Ｔ３＋Ｔ４
となり、Ａ／Ｄ変換に関してＣＰＵ５５の負担が増加してしまう。その結果、ワンチップマイクロコントローラ全体での処理速度が低下してしまう。
【００１１】
また、図７に示すように、同一のチャネルに関してＡ／Ｄ変換を４回行った場合、１回目〜４回目の変換値が’０４３Ｈ’，’０４ＢＨ’，’０４２Ｈ’，’０４４Ｈ’になったとする。なお、Ｈは１６進数を示し、Ｂは１６進数における１１である。２回目の変換値はノイズの影響によって他の変換値から大きく外れた値となっている。従って、１回目の変換値と２回目の変換値との平均値は’０４７Ｈ’となり、１回目〜４回目の変換値の平均値は’０４５Ｈ’となり、２回目の変換値を除いた３つの変換値の平均値は’０４３Ｈ’となる。
【００１２】
そのため、同一チャネルに関してＡ／Ｄ変換の回数が少ない場合、ノイズの影響によって大きく外れた変換値があると、Ａ／Ｄ変換の精度が低下するという問題がある。逆にＡ／Ｄ変換の精度を向上するために変換回数を増加させると、最終的な変換結果を求めるまでに時間がかかるという問題がある。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は、ＣＰＵの負担を増加させることなく、変換時間を短縮でき、精度の高い変換結果を得ることができるＡ／Ｄコンバータを提供することにある。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、請求項１の発明は、制御信号により起動され、アナログ信号をデジタル信号に変換して変換サンプル値を出力するＡ／Ｄ変換部と、変換サンプル値を記憶するための複数の記憶手段と、複数の記憶手段に記憶された変換サンプル値の平均値及び複数の記憶手段に記憶された二つの変換サンプル値の差を出力する演算回路と、外部から設定される起動レジスタ及び比較値レジスタと、制御回路とを備え、前記制御回路は、起動レジスタの値に基づき複数回の制御信号を出力し、制御信号毎に変換される複数回の変換サンプル値を複数の記憶手段のそれぞれに記憶させ、二つの変換サンプル値の差の絶対値が、比較値レジスタに記憶された比較値よりも大きいとき、再度、複数回の制御信号を出力するものとした。
【００１５】
請求項２の発明は、ＣＰＵからの指示によりＡ／Ｄ変換を行い、変換結果がＣＰＵにより読み取られるＡ／Ｄコンバータにおいて、制御信号により起動され、アナログ信号をデジタル信号に変換して変換サンプル値を出力するＡ／Ｄ変換部と、変換サンプル値を記憶するための複数の記憶手段と、複数の記憶手段に記憶された変換サンプル値の平均値及び複数の記憶手段に記憶された二つの変換サンプル値の差を出力する演算回路と、ＣＰＵにより設定される起動レジスタ及び比較値レジスタと、制御回路とを備え、前記制御回路は、起動レジスタの値に基づき複数回の制御信号を出力し、制御信号毎に変換される複数回の変換サンプル値を複数の記憶手段のそれぞれに記憶させ、二つの変換サンプル値の差の絶対値が、比較値レジスタに記憶された比較値よりも大きいとき、前記変換結果の精度が低いことを示す信号をＣＰＵへ出力するものとした。
【００１６】
請求項３の発明は、請求項１又は請求項２に記載のＡ／Ｄコンバータにおいて、前記二つの変換サンプル値の差を、複数の記憶手段に記憶された変換サンプル値の最大値と最小値の差とした。
【００１７】
（作用）
請求項１の発明では、Ａ／Ｄコンバータ内で複数回のＡ／Ｄ変換が行われ、複数の変換サンプル値の平均値が変換結果として出力されるので、Ａ／Ｄ変換の処理時間が短縮化される。しかも、複数回のＡ／Ｄ変換が再度行われない場合には、複数回Ａ／Ｄ変換した変換サンプル値のなかに他の変換サンプル値から値が大きく外れたものがないことになり、Ａ／Ｄ変換の回数が少なくても複数の変換サンプル値の平均値は高い精度を保証できる。
【００１８】
請求項２の発明では、複数の変換サンプル値のうちの二つの変換サンプル値の差が予め設定した値よりも大きいとき、複数回Ａ／Ｄ変換した変換サンプル値のなかに他の変換サンプル値から値が大きく外れたものがあることになり、変換結果の精度が低いことをＣＰＵに知らせることができる。
【００１９】
請求項３の発明では、複数回Ａ／Ｄ変換した変換サンプル値の最大値と最小値との差が予め設定した値以下のときには、他の変換サンプル値から値が大きく外れたものがないこととなり、複数の変換サンプル値の平均値は高い精度を保証できる。
【００２０】
【発明の実施の形態】
以下、本発明を具体化した実施の一形態を図１〜図４に従って説明する。
図１はワンチップマイクロコントローラに内蔵される本形態のＡ／Ｄコンバータを示す。同図（ａ）に示すように、Ａ／Ｄコンバータ１０は、制御回路１１、マルチプレクサ１２、Ａ／Ｄ変換部１３、記憶手段としての変換サンプル値レジスタＲ１，Ｒ２、選択回路としてのマルチプレクサ１４、演算回路１５、変換値記憶手段としての変換値レジスタＲＸ１、設定レジスタＲＺ１及び比較値レジスタＲＹを備える。
【００２１】
マルチプレクサ１２は、複数チャネルのアナログ入力端子（図１では４つのアナログ入力端子ＡIN１〜ＡIN４）を備えており、制御回路１１から出力される選択信号ＳＬ１〜ＳＬ４に基づいていずれか１つのアナログ入力端子を選択し、その選択した入力端子のアナログ信号をＡ／Ｄ変換部１３に出力する。
【００２２】
Ａ／Ｄ変換部１３は制御回路１１から出力される制御信号ＳＴに基づき、マルチプレクサ１２から出力されたアナログ信号をサンプルホールドし、そのホールドしたアナログ信号をデジタル信号に変換し、出力する。
【００２３】
マルチプレクサ１４は制御回路１１から出力される切換制御信号Ｓ２に基づいて変換サンプル値レジスタＲ１，Ｒ２のいずれかを選択し、その選択したレジスタにＡ／Ｄ変換結果のデジタル値を格納する。
【００２４】
演算回路１５は、複数の変換サンプル値のうちの最大値と最小値との差（絶対値）を求め、その差データＳＤを制御回路１１に出力する。また、演算回路１５は制御回路１１から出力される出力制御信号Ｓ３に基づいて複数の変換サンプル値の平均値を算出し、その算出した平均値を変換結果として変換値レジスタＲＸ１に格納する。本形態においては、２つの変換サンプル値レジスタＲ１，Ｒ２を備えるため、演算回路１５は両変換サンプル値レジスタＲ１，Ｒ２のデジタル値の差（絶対値）を求める。また、演算回路１５は両変換サンプル値レジスタＲ１，Ｒ２の値の平均値を算出する。
【００２５】
設定レジスタＲＺ１及び比較値レジスタＲＹは制御回路１１に接続されている。設定レジスタＲＺ１は図１（ｂ）に示すように、変換する端子ＡINＸを指定するためのデータを記憶する端子レジスタＲＺ１１、Ａ／Ｄ変換を起動させるためのデータを記憶する起動レジスタＲＺ１２、Ａ／Ｄ変換の停止を示す停止レジスタＲＺ１３、ＣＰＵ２０に対する割込要求の出力を指定するためのデータを記憶する割込レジスタＲＺ１４、Ａ／Ｄ変換が終了したことを示すデータを記憶する終了レジスタＲＺ１５を備えている。さらに、設定レジスタＲＺ１は複数回（本形態では２回）のＡ／Ｄ変換を行わせるためのデータを記憶する比較レジスタＲＺ１６、及び再変換を行わせるためのデータを記憶する再変換レジスタＲＺ１７を備えている。設定レジスタＲＺ１の各レジスタＲＺ１１〜ＲＺ１７には実際のＡ／Ｄ変換処理に先立ってＣＰＵ２０によってデータが設定される。
【００２６】
比較値レジスタＲＹは、複数回のＡ／Ｄ変換における変換値の差と比較するための比較値のデータを記憶するためのものである。比較値レジスタＲＹには実際のＡ／Ｄ変換処理に先立ってＣＰＵ２０によってデータが設定される。
【００２７】
制御回路１１は、端子レジスタＲＺ１１のデータに基づいてマルチプレクサ１２に選択信号ＳＬ１〜ＳＬ４を出力することによってＡ／Ｄ変換する端子（チャネル）を指示する。制御回路１１は起動レジスタＲＺ１２のデータに基づいてＡ／Ｄ変換部１３に制御信号ＳＴを出力することによってＡ／Ｄ変換部１３にＡ／Ｄ変換を行わせるとともに、比較レジスタＲＺ１６のデータに基づいて２回のＡ／Ｄ変換を行わせる。このとき、制御回路１１は１回目のＡ／Ｄ変換時には変換サンプル値レジスタＲ１が選択されるように切換制御信号Ｓ２を出力し、２回目のＡ／Ｄ変換時には変換サンプル値レジスタＲ２が選択されるように切換制御信号Ｓ２を出力する。
【００２８】
また、制御回路１１は演算回路１５から出力される差データＳＤが比較値レジスタＲＹの比較値のデータより大きいかどうかを比較する。差データＳＤが比較値レジスタＲＹの値以下の場合、制御回路１１は演算回路１５に変換サンプル値レジスタＲ１，Ｒ２の値の平均値を算出させる。差データＳＤが比較値レジスタＲＹの値よりも大きい場合、再変換レジスタＲＺ１７に再変換が指定されていると、制御回路１１はＡ／Ｄ変換部１３に複数回のＡ／Ｄ変換を再度行わせる。さらに、差データＳＤが比較値レジスタＲＹの値よりも大きい場合、割込レジスタＲＺ１４に割込が指定されていると、制御回路１１はＣＰＵ２０に対して割込要求Ｓ１を出力するとともに、演算回路１５に変換サンプル値レジスタＲ１，Ｒ２の値の平均値を算出させる。
【００２９】
ＣＰＵ２０が変換値レジスタＲＸ１に格納されたデジタル信号をリードすると、Ａ／Ｄ変換が終了する。
次に上記のように構成されたＡ／Ｄコンバータ１０の作用を図２に従って説明する。
【００３０】
Ａ／Ｄ変換に先立って、ＣＰＵ２０によって設定レジスタＲＺ１の各レジスタＲＺ１１〜ＲＺ１７にデータが設定されるとともに、比較値レジスタＲＹに比較値のデータが設定される。
【００３１】
すると、ステップ３１において、端子レジスタＲＺ１１のデータに対応する選択信号に基づいてＡ／Ｄ変換する端子が選択される。例えば、選択信号ＳＬ１に基づいてアナログ入力端子ＡIN１が選択される。アナログ入力端子ＡIN１から出力されたアナログ信号はＡ／Ｄ変換部１３によってサンプルホールドされてデジタル信号に変換され、１回目のＡ／Ｄ変換が行われる。
【００３２】
ステップ３２において、マルチプレクサ１４によって変換サンプル値レジスタＲ１が選択され、同レジスタＲ１に１回目のＡ／Ｄ変換のデジタル値が格納される。
【００３３】
次にステップ３３では、前記ステップ３１と同一の端子（ＡIN１）が選択され、アナログ信号はＡ／Ｄ変換部１３によってサンプルホールドされてデジタル信号に変換され、２回目のＡ／Ｄ変換が行われる。
【００３４】
ステップ３４において、マルチプレクサ１４によって変換サンプル値レジスタＲ２が選択され、同レジスタＲ２に２回目のＡ／Ｄ変換のデジタル値が格納される。ステップ３５において、演算回路１５によって両変換サンプル値レジスタＲ１，Ｒ２の値の差｜Ｒ１−Ｒ２｜が求められる。
【００３５】
次に、ステップ３６では、ステップ３５で求められた差｜Ｒ１−Ｒ２｜と比較値レジスタＲＹの比較値データとが比較される。差｜Ｒ１−Ｒ２｜が比較値レジスタＲＹの比較値以下の場合、ステップ３７で演算回路１５によって変換サンプル値レジスタＲ１，Ｒ２の値の平均値が算出され、その値が変換値レジスタＲＸ１に格納される。差｜Ｒ１−Ｒ２｜が比較値レジスタＲＹの比較値よりも大きい場合、ステップ３８に進む。
【００３６】
ステップ３８では、設定レジスタＲＺ１の再変換レジスタＲＺ１７に再変換が指定されているかどうかが判定される。再変換が指定されている場合、ステップ３１に戻り、前記と同一の端子（ＡIN１）の再変換が行われる。再変換が指定されていない場合、ステップ３９に進む。
【００３７】
ステップ３９では、設定レジスタＲＺ１の割込レジスタＲＺ１４に割込が指定されているかどうかが判定される。割込が指定されている場合、ステップ４０でＣＰＵ２０に対して割込要求Ｓ１が出力され、次のステップ３７で変換サンプル値レジスタＲ１，Ｒ２の値の平均値が算出され、その値が変換値レジスタＲＸ１に格納される。割込が指定されていない場合、ステップ３７で変換サンプル値レジスタＲ１，Ｒ２の値の平均値が算出され、その値が変換値レジスタＲＸ１に格納される。
【００３８】
そして、ＣＰＵ２０が変換値レジスタＲＸ１に格納されたデジタル信号をリードすると、Ａ／Ｄ変換が終了する。
図３は、上記のように構成されたＡ／Ｄコンバータ１０において比較値レジスタＲＹの比較値を’００４Ｈ’に設定するとともに、再変換を設定してＡ／Ｄ変換を行った例を示す。
【００３９】
同一のチャネル、例えばアナログ入力端子ＡIN１に関して１回目の変換値が’０４３Ｈ’となり、２回目の変換値が’０４ＢＨ’になったとする。すると、１回目及び２回目の変換値の差は’００８Ｈ’となり、１回目及び２回目の変換値の平均値は’０４７Ｈ’となる。１回目及び２回目の変換値の差は比較値レジスタＲＹの比較値’００４Ｈ’よりも大きいため、同一のチャネル、例えばアナログ入力端子ＡIN１に関して再変換が行われる。再変換の１回目の変換値が’０４２Ｈ’となり、２回目の変換値が’０４４Ｈ’になったとする。すると、再変換の１回目及び２回目の変換値の差は’００２Ｈ’となり、再変換の１回目及び２回目の変換値の平均値は’０４３Ｈ’となる。１回目及び２回目の変換値の差は比較値レジスタＲＹの比較値’００４Ｈ’以下であるため、再変換の平均値’０４３Ｈ’が最終的な変換結果として変換値レジスタＲＸ１に格納される。
【００４０】
また、図４は上記のように構成されたＡ／Ｄコンバータ１０においてＮ回のＡ／Ｄ変換を行って変換結果を得るためのタイムチャートを示す。
まず、１回目のＡ／Ｄ変換において、ＣＰＵ２０によるＡ／Ｄ変換の指示Ｔ１がなされ、Ａ／Ｄ変換部１３によるアナログ信号のサンプリング及びデジタル信号への変換が行われる。２回目以降（Ｎ−１）回目までのＡ／Ｄ変換では、Ａ／Ｄ変換部１３によるサンプリング及び変換が行われる。Ｎ回目のＡ／Ｄ変換では、Ａ／Ｄ変換部１３によるサンプリング及び変換が行われ、演算回路１５によってＮ個の変換値における最大値と最小値との差の算出及び平均値の算出Ｔ５の後、ＣＰＵ２０による変換値のリードＴ３が行われる。
【００４１】
従って、最終的な変換結果を求めるまでにＣＰＵ２０が行う処理ＴＷ１は、
【００４２】
【数２】
ＴＷ１＝Ｔ１＋Ｔ３
となる。
【００４３】
さて、本実施の形態は、以下の効果がある。
（１）制御回路１１はＡ／Ｄ変換部１３に複数回のＡ／Ｄ変換を行わせるとともに、各Ａ／Ｄ変換における変換結果を複数の変換サンプル値レジスタＲ１，Ｒ２に格納させる。演算回路１５は変換サンプル値レジスタＲ１，Ｒ２に格納された変換サンプル値の平均値を変換結果として変換値レジスタＲＸ１に格納する。そのため、複数回のＡ／Ｄ変換に関してＣＰＵ２０の負担の増加を抑制して最小限にすることができる。また、複数回のＡ／Ｄ変換において、変換毎にＣＰＵ２０による変換の指示がなされないため、Ａ／Ｄ変換に要する時間を短縮することができる。よって、ワンチップマイクロコントローラ全体での処理速度の低下を抑制することができる。
【００４４】
（２）同一チャネルに関してＡ／Ｄ変換を複数回行い、複数の変換サンプル値の平均値を最終的な変換結果とするのであるが、複数の変換サンプル値のうち、最大値と最小値との差が比較値レジスタＲＹに設定した比較値以下の場合には複数の変換サンプル値のなかに他の変換サンプル値から値が大きく外れたものがないことになる。そのため、Ａ／Ｄ変換の回数が少なくても複数の変換サンプル値の平均値すなわち変換結果は高い精度を保証することができる。
【００４５】
（３）複数回のＡ／Ｄ変換の再変換を設定レジスタＲＺ１の再変換レジスタＲＺ１７に指定しておくことによって、複数の変換サンプル値のうち、最大値と最小値との差が比較値レジスタＲＹに設定した比較値よりも大きい場合に再変換を行う。そして、その再変換された複数回の変換サンプル値の最大値と最小値との差が比較値以下となったときの平均値を最終的な変換結果とするようにしているので、Ａ／Ｄ変換の変換結果は高い精度を保証することができる。
【００４６】
（４）割込要求Ｓ１を設定レジスタＲＺ１の割込レジスタＲＺ１４に指定しておくことによって、複数の変換サンプル値のうち、最大値と最小値との差が比較値レジスタＲＹに設定した比較値よりも大きい場合に割込要求Ｓ１によってＣＰＵ２０に対してＡ／Ｄ変換の変換結果の精度が低いことを知らせることができる。
【００４７】
なお、本発明は次のように任意に変更して具体化することも可能である。
（１）変換サンプル値レジスタを３つ以上設けるとともに、設定レジスタＲＺ１に変換の回数のデータを設定するための回数レジスタを設ける。そして、回数レジスタに設定した回数データに基づいて複数回のＡ／Ｄ変換を行い、変換の回数と同数の変換サンプル値レジスタに対してそれぞれ変換サンプル値を格納するようにすればよい。変換サンプル値を３以上にすることにより、それらの平均値である変換結果はより高い精度を保証することができる。
【００４８】
【発明の効果】
以上詳述したように、請求項１の発明は、Ａ／Ｄコンバータ内で複数回のＡ／Ｄ変換が行われ、複数の変換サンプル値の平均値を変換結果として出力するので、Ａ／Ｄ変換の処理時間を短縮化することができるとともに、複数回のＡ／Ｄ変換が再度行われない場合には、複数回Ａ／Ｄ変換した変換サンプル値のなかに他の変換サンプル値から値が大きく外れたものがないことになり、Ａ／Ｄ変換の回数が少なくても複数の変換サンプル値の平均値は高い精度を保証できる。
【００４９】
請求項２の発明は、変換結果の精度が低いことをＣＰＵに知らせることができる。
請求項３の発明は、複数回Ａ／Ｄ変換した変換サンプル値の最大値と最小値との差が予め設定した値以下のときには、他の変換サンプル値から値が大きく外れたものがないこととなり、複数の変換サンプル値の平均値は高い精度を保証できる。
【図面の簡単な説明】
【図１】実施の一形態のＡ／Ｄコンバータを示すブロック図
【図２】図１のＡ／Ｄコンバータの処理を示すフローチャート
【図３】図１のＡ／Ｄコンバータの作用を示す説明図
【図４】図１のＡ／Ｄコンバータの処理速度を示すタイムチャート
【図５】従来のＡ／Ｄコンバータを示すブロック図
【図６】図５のＡ／Ｄコンバータの処理速度を示すタイムチャート
【図７】図５のＡ／Ｄコンバータの作用を示す説明図
【符号の説明】
１１ 制御回路
１３ Ａ／Ｄ変換部
１５ 演算回路
Ｒ１，Ｒ２ 記憶手段としての変換サンプル値レジスタ
【発明の属する技術分野】
本発明は半導体装置上に形成されるＡ／Ｄコンバータに関する。
近年のワンチップマイクロコントローラ等に内蔵されるＡ／Ｄコンバータには、デジタル信号処理の高速化に伴い、Ａ／Ｄ変換の高速化と同時に高い変換精度を要求されている。そのため、変換時間がより短く、より高精度なＡ／Ｄコンバータを実現させる必要がある。
【０００２】
【従来の技術及び発明が解決しようとする課題】
従来のワンチップマイクロコントローラに内蔵されるＡ／Ｄコンバータを図５に示す。図５（ａ）に示すように、Ａ／Ｄコンバータ５０は、制御回路５１、マルチプレクサ５２、Ａ／Ｄ変換部５３、変換値レジスタＲＸ０及び設定レジスタＲＺ０を備える。
【０００３】
設定レジスタＲＺ０は図５（ｂ）に示すように、変換する端子ＡINＸを指定するためのデータを記憶する端子レジスタＲＺ０１、Ａ／Ｄ変換を起動させるためのデータを記憶する起動レジスタＲＺ０２、Ａ／Ｄ変換の停止を示す停止レジスタＲＺ０３、ＣＰＵ５５に対する割込要求の出力を指定するためのデータを記憶する割込レジスタＲＺ０４、Ａ／Ｄ変換が終了したことを示すデータを記憶する終了レジスタＲＺ０５の５つのレジスタを備えている。設定レジスタＲＺ０の各レジスタＲＺ０１〜ＲＺ０５には実際のＡ／Ｄ変換処理に先立ってＣＰＵ５５によってデータが設定される。
【０００４】
制御回路５１は端子レジスタＲＺ０１のデータに基づいてマルチプレクサ５２に選択信号ＳＬ１〜ＳＬ４を出力することによってＡ／Ｄ変換する端子（チャネル）を指示する。また、制御回路５１は起動レジスタＲＺ０２のデータに基づいてＡ／Ｄ変換部５３に制御信号ＳＴを出力することによってＡ／Ｄ変換部５３にＡ／Ｄ変換を行わせる。また、制御回路５１はＡ／Ｄ変換が終了すると、割込レジスタＲＺ０４のデータに基づいてＣＰＵ５５に対して割込要求Ｓ１を出力する。
【０００５】
マルチプレクサ５２は、複数チャネルのアナログ入力端子（図５では４つのアナログ入力端子ＡIN１〜ＡIN４）を備えており、制御回路５１から出力される選択信号ＳＬ１〜ＳＬ４に基づいていずれか１つのアナログ入力端子を選択し、その選択した入力端子のアナログ信号をＡ／Ｄ変換部５３に出力する。
【０００６】
Ａ／Ｄ変換部５３はマルチプレクサ５２から出力されたアナログ信号をサンプルホールドし、そのホールドしたアナログ信号をデジタル信号に変換し、そのデジタル信号を変換値レジスタＲＸ０に格納する。
【０００７】
ＣＰＵ５５が変換値レジスタＲＸ０に格納されたデジタル信号をリードすると、１回のＡ／Ｄ変換が終了する。
さて、上記のように構成されたＡ／Ｄコンバータ５０を使用したＡ／Ｄ変換において、精度の高い変換値を得るために、同一のチャネルにおいてＡ／Ｄ変換を複数回行い、その複数回の変換結果の平均を求め、その平均値を最終的な変換結果とする方法がある。図６はこの方法において変換結果を得るためのタイムチャートを示す。
【０００８】
１回目のＡ／Ｄ変換において、ＣＰＵ５５によるＡ／Ｄ変換の指示Ｔ１がなされ、Ａ／Ｄ変換部５３によるアナログ信号のサンプリング及びデジタル信号への変換が行われる。続いてＣＰＵ５５による変換値のリード及び再変換の指示Ｔ２が行われると、１回目のＡ／Ｄ変換が終了する。２回目以降（Ｎ−１）回目までのＡ／Ｄ変換では、Ａ／Ｄ変換部５３によるサンプリング及び変換が行われ、ＣＰＵ５５による変換値のリード及び再変換の指示Ｔ２がなされて終了する。Ｎ回目のＡ／Ｄ変換では、Ａ／Ｄ変換部５３によるサンプリング及び変換が行われ、ＣＰＵ５５による変換値のリードＴ３の後、ＣＰＵ５５によってＮ個の変換値に基づく平均値の算出Ｔ４が行われる。
【０００９】
従って、最終的な変換結果を求めるまでにＣＰＵ５５が行う処理ＴＷ０は、
【００１０】
【数１】
ＴＷ０＝Ｔ１＋Ｔ２×（Ｎ−１）＋Ｔ３＋Ｔ４
となり、Ａ／Ｄ変換に関してＣＰＵ５５の負担が増加してしまう。その結果、ワンチップマイクロコントローラ全体での処理速度が低下してしまう。
【００１１】
また、図７に示すように、同一のチャネルに関してＡ／Ｄ変換を４回行った場合、１回目〜４回目の変換値が’０４３Ｈ’，’０４ＢＨ’，’０４２Ｈ’，’０４４Ｈ’になったとする。なお、Ｈは１６進数を示し、Ｂは１６進数における１１である。２回目の変換値はノイズの影響によって他の変換値から大きく外れた値となっている。従って、１回目の変換値と２回目の変換値との平均値は’０４７Ｈ’となり、１回目〜４回目の変換値の平均値は’０４５Ｈ’となり、２回目の変換値を除いた３つの変換値の平均値は’０４３Ｈ’となる。
【００１２】
そのため、同一チャネルに関してＡ／Ｄ変換の回数が少ない場合、ノイズの影響によって大きく外れた変換値があると、Ａ／Ｄ変換の精度が低下するという問題がある。逆にＡ／Ｄ変換の精度を向上するために変換回数を増加させると、最終的な変換結果を求めるまでに時間がかかるという問題がある。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は、ＣＰＵの負担を増加させることなく、変換時間を短縮でき、精度の高い変換結果を得ることができるＡ／Ｄコンバータを提供することにある。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、請求項１の発明は、制御信号により起動され、アナログ信号をデジタル信号に変換して変換サンプル値を出力するＡ／Ｄ変換部と、変換サンプル値を記憶するための複数の記憶手段と、複数の記憶手段に記憶された変換サンプル値の平均値及び複数の記憶手段に記憶された二つの変換サンプル値の差を出力する演算回路と、外部から設定される起動レジスタ及び比較値レジスタと、制御回路とを備え、前記制御回路は、起動レジスタの値に基づき複数回の制御信号を出力し、制御信号毎に変換される複数回の変換サンプル値を複数の記憶手段のそれぞれに記憶させ、二つの変換サンプル値の差の絶対値が、比較値レジスタに記憶された比較値よりも大きいとき、再度、複数回の制御信号を出力するものとした。
【００１５】
請求項２の発明は、ＣＰＵからの指示によりＡ／Ｄ変換を行い、変換結果がＣＰＵにより読み取られるＡ／Ｄコンバータにおいて、制御信号により起動され、アナログ信号をデジタル信号に変換して変換サンプル値を出力するＡ／Ｄ変換部と、変換サンプル値を記憶するための複数の記憶手段と、複数の記憶手段に記憶された変換サンプル値の平均値及び複数の記憶手段に記憶された二つの変換サンプル値の差を出力する演算回路と、ＣＰＵにより設定される起動レジスタ及び比較値レジスタと、制御回路とを備え、前記制御回路は、起動レジスタの値に基づき複数回の制御信号を出力し、制御信号毎に変換される複数回の変換サンプル値を複数の記憶手段のそれぞれに記憶させ、二つの変換サンプル値の差の絶対値が、比較値レジスタに記憶された比較値よりも大きいとき、前記変換結果の精度が低いことを示す信号をＣＰＵへ出力するものとした。
【００１６】
請求項３の発明は、請求項１又は請求項２に記載のＡ／Ｄコンバータにおいて、前記二つの変換サンプル値の差を、複数の記憶手段に記憶された変換サンプル値の最大値と最小値の差とした。
【００１７】
（作用）
請求項１の発明では、Ａ／Ｄコンバータ内で複数回のＡ／Ｄ変換が行われ、複数の変換サンプル値の平均値が変換結果として出力されるので、Ａ／Ｄ変換の処理時間が短縮化される。しかも、複数回のＡ／Ｄ変換が再度行われない場合には、複数回Ａ／Ｄ変換した変換サンプル値のなかに他の変換サンプル値から値が大きく外れたものがないことになり、Ａ／Ｄ変換の回数が少なくても複数の変換サンプル値の平均値は高い精度を保証できる。
【００１８】
請求項２の発明では、複数の変換サンプル値のうちの二つの変換サンプル値の差が予め設定した値よりも大きいとき、複数回Ａ／Ｄ変換した変換サンプル値のなかに他の変換サンプル値から値が大きく外れたものがあることになり、変換結果の精度が低いことをＣＰＵに知らせることができる。
【００１９】
請求項３の発明では、複数回Ａ／Ｄ変換した変換サンプル値の最大値と最小値との差が予め設定した値以下のときには、他の変換サンプル値から値が大きく外れたものがないこととなり、複数の変換サンプル値の平均値は高い精度を保証できる。
【００２０】
【発明の実施の形態】
以下、本発明を具体化した実施の一形態を図１〜図４に従って説明する。
図１はワンチップマイクロコントローラに内蔵される本形態のＡ／Ｄコンバータを示す。同図（ａ）に示すように、Ａ／Ｄコンバータ１０は、制御回路１１、マルチプレクサ１２、Ａ／Ｄ変換部１３、記憶手段としての変換サンプル値レジスタＲ１，Ｒ２、選択回路としてのマルチプレクサ１４、演算回路１５、変換値記憶手段としての変換値レジスタＲＸ１、設定レジスタＲＺ１及び比較値レジスタＲＹを備える。
【００２１】
マルチプレクサ１２は、複数チャネルのアナログ入力端子（図１では４つのアナログ入力端子ＡIN１〜ＡIN４）を備えており、制御回路１１から出力される選択信号ＳＬ１〜ＳＬ４に基づいていずれか１つのアナログ入力端子を選択し、その選択した入力端子のアナログ信号をＡ／Ｄ変換部１３に出力する。
【００２２】
Ａ／Ｄ変換部１３は制御回路１１から出力される制御信号ＳＴに基づき、マルチプレクサ１２から出力されたアナログ信号をサンプルホールドし、そのホールドしたアナログ信号をデジタル信号に変換し、出力する。
【００２３】
マルチプレクサ１４は制御回路１１から出力される切換制御信号Ｓ２に基づいて変換サンプル値レジスタＲ１，Ｒ２のいずれかを選択し、その選択したレジスタにＡ／Ｄ変換結果のデジタル値を格納する。
【００２４】
演算回路１５は、複数の変換サンプル値のうちの最大値と最小値との差（絶対値）を求め、その差データＳＤを制御回路１１に出力する。また、演算回路１５は制御回路１１から出力される出力制御信号Ｓ３に基づいて複数の変換サンプル値の平均値を算出し、その算出した平均値を変換結果として変換値レジスタＲＸ１に格納する。本形態においては、２つの変換サンプル値レジスタＲ１，Ｒ２を備えるため、演算回路１５は両変換サンプル値レジスタＲ１，Ｒ２のデジタル値の差（絶対値）を求める。また、演算回路１５は両変換サンプル値レジスタＲ１，Ｒ２の値の平均値を算出する。
【００２５】
設定レジスタＲＺ１及び比較値レジスタＲＹは制御回路１１に接続されている。設定レジスタＲＺ１は図１（ｂ）に示すように、変換する端子ＡINＸを指定するためのデータを記憶する端子レジスタＲＺ１１、Ａ／Ｄ変換を起動させるためのデータを記憶する起動レジスタＲＺ１２、Ａ／Ｄ変換の停止を示す停止レジスタＲＺ１３、ＣＰＵ２０に対する割込要求の出力を指定するためのデータを記憶する割込レジスタＲＺ１４、Ａ／Ｄ変換が終了したことを示すデータを記憶する終了レジスタＲＺ１５を備えている。さらに、設定レジスタＲＺ１は複数回（本形態では２回）のＡ／Ｄ変換を行わせるためのデータを記憶する比較レジスタＲＺ１６、及び再変換を行わせるためのデータを記憶する再変換レジスタＲＺ１７を備えている。設定レジスタＲＺ１の各レジスタＲＺ１１〜ＲＺ１７には実際のＡ／Ｄ変換処理に先立ってＣＰＵ２０によってデータが設定される。
【００２６】
比較値レジスタＲＹは、複数回のＡ／Ｄ変換における変換値の差と比較するための比較値のデータを記憶するためのものである。比較値レジスタＲＹには実際のＡ／Ｄ変換処理に先立ってＣＰＵ２０によってデータが設定される。
【００２７】
制御回路１１は、端子レジスタＲＺ１１のデータに基づいてマルチプレクサ１２に選択信号ＳＬ１〜ＳＬ４を出力することによってＡ／Ｄ変換する端子（チャネル）を指示する。制御回路１１は起動レジスタＲＺ１２のデータに基づいてＡ／Ｄ変換部１３に制御信号ＳＴを出力することによってＡ／Ｄ変換部１３にＡ／Ｄ変換を行わせるとともに、比較レジスタＲＺ１６のデータに基づいて２回のＡ／Ｄ変換を行わせる。このとき、制御回路１１は１回目のＡ／Ｄ変換時には変換サンプル値レジスタＲ１が選択されるように切換制御信号Ｓ２を出力し、２回目のＡ／Ｄ変換時には変換サンプル値レジスタＲ２が選択されるように切換制御信号Ｓ２を出力する。
【００２８】
また、制御回路１１は演算回路１５から出力される差データＳＤが比較値レジスタＲＹの比較値のデータより大きいかどうかを比較する。差データＳＤが比較値レジスタＲＹの値以下の場合、制御回路１１は演算回路１５に変換サンプル値レジスタＲ１，Ｒ２の値の平均値を算出させる。差データＳＤが比較値レジスタＲＹの値よりも大きい場合、再変換レジスタＲＺ１７に再変換が指定されていると、制御回路１１はＡ／Ｄ変換部１３に複数回のＡ／Ｄ変換を再度行わせる。さらに、差データＳＤが比較値レジスタＲＹの値よりも大きい場合、割込レジスタＲＺ１４に割込が指定されていると、制御回路１１はＣＰＵ２０に対して割込要求Ｓ１を出力するとともに、演算回路１５に変換サンプル値レジスタＲ１，Ｒ２の値の平均値を算出させる。
【００２９】
ＣＰＵ２０が変換値レジスタＲＸ１に格納されたデジタル信号をリードすると、Ａ／Ｄ変換が終了する。
次に上記のように構成されたＡ／Ｄコンバータ１０の作用を図２に従って説明する。
【００３０】
Ａ／Ｄ変換に先立って、ＣＰＵ２０によって設定レジスタＲＺ１の各レジスタＲＺ１１〜ＲＺ１７にデータが設定されるとともに、比較値レジスタＲＹに比較値のデータが設定される。
【００３１】
すると、ステップ３１において、端子レジスタＲＺ１１のデータに対応する選択信号に基づいてＡ／Ｄ変換する端子が選択される。例えば、選択信号ＳＬ１に基づいてアナログ入力端子ＡIN１が選択される。アナログ入力端子ＡIN１から出力されたアナログ信号はＡ／Ｄ変換部１３によってサンプルホールドされてデジタル信号に変換され、１回目のＡ／Ｄ変換が行われる。
【００３２】
ステップ３２において、マルチプレクサ１４によって変換サンプル値レジスタＲ１が選択され、同レジスタＲ１に１回目のＡ／Ｄ変換のデジタル値が格納される。
【００３３】
次にステップ３３では、前記ステップ３１と同一の端子（ＡIN１）が選択され、アナログ信号はＡ／Ｄ変換部１３によってサンプルホールドされてデジタル信号に変換され、２回目のＡ／Ｄ変換が行われる。
【００３４】
ステップ３４において、マルチプレクサ１４によって変換サンプル値レジスタＲ２が選択され、同レジスタＲ２に２回目のＡ／Ｄ変換のデジタル値が格納される。ステップ３５において、演算回路１５によって両変換サンプル値レジスタＲ１，Ｒ２の値の差｜Ｒ１−Ｒ２｜が求められる。
【００３５】
次に、ステップ３６では、ステップ３５で求められた差｜Ｒ１−Ｒ２｜と比較値レジスタＲＹの比較値データとが比較される。差｜Ｒ１−Ｒ２｜が比較値レジスタＲＹの比較値以下の場合、ステップ３７で演算回路１５によって変換サンプル値レジスタＲ１，Ｒ２の値の平均値が算出され、その値が変換値レジスタＲＸ１に格納される。差｜Ｒ１−Ｒ２｜が比較値レジスタＲＹの比較値よりも大きい場合、ステップ３８に進む。
【００３６】
ステップ３８では、設定レジスタＲＺ１の再変換レジスタＲＺ１７に再変換が指定されているかどうかが判定される。再変換が指定されている場合、ステップ３１に戻り、前記と同一の端子（ＡIN１）の再変換が行われる。再変換が指定されていない場合、ステップ３９に進む。
【００３７】
ステップ３９では、設定レジスタＲＺ１の割込レジスタＲＺ１４に割込が指定されているかどうかが判定される。割込が指定されている場合、ステップ４０でＣＰＵ２０に対して割込要求Ｓ１が出力され、次のステップ３７で変換サンプル値レジスタＲ１，Ｒ２の値の平均値が算出され、その値が変換値レジスタＲＸ１に格納される。割込が指定されていない場合、ステップ３７で変換サンプル値レジスタＲ１，Ｒ２の値の平均値が算出され、その値が変換値レジスタＲＸ１に格納される。
【００３８】
そして、ＣＰＵ２０が変換値レジスタＲＸ１に格納されたデジタル信号をリードすると、Ａ／Ｄ変換が終了する。
図３は、上記のように構成されたＡ／Ｄコンバータ１０において比較値レジスタＲＹの比較値を’００４Ｈ’に設定するとともに、再変換を設定してＡ／Ｄ変換を行った例を示す。
【００３９】
同一のチャネル、例えばアナログ入力端子ＡIN１に関して１回目の変換値が’０４３Ｈ’となり、２回目の変換値が’０４ＢＨ’になったとする。すると、１回目及び２回目の変換値の差は’００８Ｈ’となり、１回目及び２回目の変換値の平均値は’０４７Ｈ’となる。１回目及び２回目の変換値の差は比較値レジスタＲＹの比較値’００４Ｈ’よりも大きいため、同一のチャネル、例えばアナログ入力端子ＡIN１に関して再変換が行われる。再変換の１回目の変換値が’０４２Ｈ’となり、２回目の変換値が’０４４Ｈ’になったとする。すると、再変換の１回目及び２回目の変換値の差は’００２Ｈ’となり、再変換の１回目及び２回目の変換値の平均値は’０４３Ｈ’となる。１回目及び２回目の変換値の差は比較値レジスタＲＹの比較値’００４Ｈ’以下であるため、再変換の平均値’０４３Ｈ’が最終的な変換結果として変換値レジスタＲＸ１に格納される。
【００４０】
また、図４は上記のように構成されたＡ／Ｄコンバータ１０においてＮ回のＡ／Ｄ変換を行って変換結果を得るためのタイムチャートを示す。
まず、１回目のＡ／Ｄ変換において、ＣＰＵ２０によるＡ／Ｄ変換の指示Ｔ１がなされ、Ａ／Ｄ変換部１３によるアナログ信号のサンプリング及びデジタル信号への変換が行われる。２回目以降（Ｎ−１）回目までのＡ／Ｄ変換では、Ａ／Ｄ変換部１３によるサンプリング及び変換が行われる。Ｎ回目のＡ／Ｄ変換では、Ａ／Ｄ変換部１３によるサンプリング及び変換が行われ、演算回路１５によってＮ個の変換値における最大値と最小値との差の算出及び平均値の算出Ｔ５の後、ＣＰＵ２０による変換値のリードＴ３が行われる。
【００４１】
従って、最終的な変換結果を求めるまでにＣＰＵ２０が行う処理ＴＷ１は、
【００４２】
【数２】
ＴＷ１＝Ｔ１＋Ｔ３
となる。
【００４３】
さて、本実施の形態は、以下の効果がある。
（１）制御回路１１はＡ／Ｄ変換部１３に複数回のＡ／Ｄ変換を行わせるとともに、各Ａ／Ｄ変換における変換結果を複数の変換サンプル値レジスタＲ１，Ｒ２に格納させる。演算回路１５は変換サンプル値レジスタＲ１，Ｒ２に格納された変換サンプル値の平均値を変換結果として変換値レジスタＲＸ１に格納する。そのため、複数回のＡ／Ｄ変換に関してＣＰＵ２０の負担の増加を抑制して最小限にすることができる。また、複数回のＡ／Ｄ変換において、変換毎にＣＰＵ２０による変換の指示がなされないため、Ａ／Ｄ変換に要する時間を短縮することができる。よって、ワンチップマイクロコントローラ全体での処理速度の低下を抑制することができる。
【００４４】
（２）同一チャネルに関してＡ／Ｄ変換を複数回行い、複数の変換サンプル値の平均値を最終的な変換結果とするのであるが、複数の変換サンプル値のうち、最大値と最小値との差が比較値レジスタＲＹに設定した比較値以下の場合には複数の変換サンプル値のなかに他の変換サンプル値から値が大きく外れたものがないことになる。そのため、Ａ／Ｄ変換の回数が少なくても複数の変換サンプル値の平均値すなわち変換結果は高い精度を保証することができる。
【００４５】
（３）複数回のＡ／Ｄ変換の再変換を設定レジスタＲＺ１の再変換レジスタＲＺ１７に指定しておくことによって、複数の変換サンプル値のうち、最大値と最小値との差が比較値レジスタＲＹに設定した比較値よりも大きい場合に再変換を行う。そして、その再変換された複数回の変換サンプル値の最大値と最小値との差が比較値以下となったときの平均値を最終的な変換結果とするようにしているので、Ａ／Ｄ変換の変換結果は高い精度を保証することができる。
【００４６】
（４）割込要求Ｓ１を設定レジスタＲＺ１の割込レジスタＲＺ１４に指定しておくことによって、複数の変換サンプル値のうち、最大値と最小値との差が比較値レジスタＲＹに設定した比較値よりも大きい場合に割込要求Ｓ１によってＣＰＵ２０に対してＡ／Ｄ変換の変換結果の精度が低いことを知らせることができる。
【００４７】
なお、本発明は次のように任意に変更して具体化することも可能である。
（１）変換サンプル値レジスタを３つ以上設けるとともに、設定レジスタＲＺ１に変換の回数のデータを設定するための回数レジスタを設ける。そして、回数レジスタに設定した回数データに基づいて複数回のＡ／Ｄ変換を行い、変換の回数と同数の変換サンプル値レジスタに対してそれぞれ変換サンプル値を格納するようにすればよい。変換サンプル値を３以上にすることにより、それらの平均値である変換結果はより高い精度を保証することができる。
【００４８】
【発明の効果】
以上詳述したように、請求項１の発明は、Ａ／Ｄコンバータ内で複数回のＡ／Ｄ変換が行われ、複数の変換サンプル値の平均値を変換結果として出力するので、Ａ／Ｄ変換の処理時間を短縮化することができるとともに、複数回のＡ／Ｄ変換が再度行われない場合には、複数回Ａ／Ｄ変換した変換サンプル値のなかに他の変換サンプル値から値が大きく外れたものがないことになり、Ａ／Ｄ変換の回数が少なくても複数の変換サンプル値の平均値は高い精度を保証できる。
【００４９】
請求項２の発明は、変換結果の精度が低いことをＣＰＵに知らせることができる。
請求項３の発明は、複数回Ａ／Ｄ変換した変換サンプル値の最大値と最小値との差が予め設定した値以下のときには、他の変換サンプル値から値が大きく外れたものがないこととなり、複数の変換サンプル値の平均値は高い精度を保証できる。
【図面の簡単な説明】
【図１】実施の一形態のＡ／Ｄコンバータを示すブロック図
【図２】図１のＡ／Ｄコンバータの処理を示すフローチャート
【図３】図１のＡ／Ｄコンバータの作用を示す説明図
【図４】図１のＡ／Ｄコンバータの処理速度を示すタイムチャート
【図５】従来のＡ／Ｄコンバータを示すブロック図
【図６】図５のＡ／Ｄコンバータの処理速度を示すタイムチャート
【図７】図５のＡ／Ｄコンバータの作用を示す説明図
【符号の説明】
１１ 制御回路
１３ Ａ／Ｄ変換部
１５ 演算回路
Ｒ１，Ｒ２ 記憶手段としての変換サンプル値レジスタ
Claims (3)
- 制御信号により起動され、アナログ信号をデジタル信号に変換して変換サンプル値を出力するＡ／Ｄ変換部と、
前記変換サンプル値を記憶するための複数の記憶手段と、
前記複数の記憶手段に記憶された前記変換サンプル値の平均値及び前記複数の記憶手段に記憶された二つの前記変換サンプル値の差を出力する演算回路と、
外部から設定される起動レジスタ及び比較値レジスタと、
制御回路とを備え、
前記制御回路は、
前記起動レジスタの値に基づき複数回の前記制御信号を出力し、
前記制御信号毎に変換される複数回の前記変換サンプル値を前記複数の記憶手段のそれぞれに記憶させ、
前記二つの変換サンプル値の差の絶対値が、前記比較値レジスタに記憶された比較値よりも大きいとき、再度、前記複数回の前記制御信号を出力すること
を特徴とするＡ／Ｄコンバータ。 - ＣＰＵからの指示によりＡ／Ｄ変換を行い、変換結果が前記ＣＰＵにより読み取られるＡ／Ｄコンバータにおいて、
制御信号により起動され、アナログ信号をデジタル信号に変換して変換サンプル値を出力するＡ／Ｄ変換部と、
前記変換サンプル値を記憶するための複数の記憶手段と、
前記複数の記憶手段に記憶された前記変換サンプル値の平均値及び前記複数の記憶手段に記憶された二つの前記変換サンプル値の差を出力する演算回路と、
前記ＣＰＵにより設定される起動レジスタ及び比較値レジスタと、
制御回路とを備え、
前記制御回路は、
前記起動レジスタの値に基づき複数回の前記制御信号を出力し、
前記制御信号毎に変換される複数回の前記変換サンプル値を前記複数の記憶手段のそれぞれに記憶させ、
前記二つの変換サンプル値の差の絶対値が、前記比較値レジスタに記憶された比較値よりも大きいとき、前記変換結果の精度が低いことを示す信号を前記ＣＰＵへ出力すること
を特徴とするＡ／Ｄコンバータ。 - 前記二つの変換サンプル値の差は、前記複数の記憶手段に記憶された前記変換サンプル値の最大値と最小値の差であること
を特徴とする請求項１又は請求項２に記載のＡ／Ｄコンバータ。
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