JPH09258905A - Ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】 【課題】Ａ／Ｄ変換に要する変換時間を短縮でき、精度
の高い変換結果を得ることができるＡ／Ｄコンバータを
提供する。 【解決手段】Ａ／Ｄ変換部１３は制御回路１１から出力
される制御信号ＳＴに基づき、マルチプレクサ１２から
出力されたアナログ信号をデジタル信号に変換し、変換
サンプル値のデータを出力する。制御回路１１はＡ／Ｄ
変換部１３に複数回のＡ／Ｄ変換を行わせ、変換毎にマ
ルチプレクサ１４を制御して複数の変換サンプル値を変
換サンプル値レジスタＲ１，Ｒ２にそれぞれ記憶させ
る。演算回路１５はレジスタＲ１，Ｒ２に記憶された複
数の変換サンプル値の平均値を変換結果として変換値レ
ジスタＲＸ１に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置上に形成
されるＡ／Ｄコンバータに関する。近年のワンチップマ
イクロコントローラ等に内蔵されるＡ／Ｄコンバータに
は、デジタル信号処理の高速化に伴い、Ａ／Ｄ変換の高
速化と同時に高い変換精度を要求されている。そのた
め、変換時間がより短く、より高精度なＡ／Ｄコンバー
タを実現させる必要がある。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来の
ワンチップマイクロコントローラに内蔵されるＡ／Ｄコ
ンバータを図５に示す。図５（ａ）に示すように、Ａ／
Ｄコンバータ５０は、制御回路５１、マルチプレクサ５
２、Ａ／Ｄ変換部５３、変換値レジスタＲＸ０及び設定
レジスタＲＺ０を備える。

【０００３】設定レジスタＲＺ０は図５（ｂ）に示すよ
うに、変換する端子ＡINＸを指定するためのデータを記
憶する端子レジスタＲＺ０１、Ａ／Ｄ変換を起動させる
ためのデータを記憶する起動レジスタＲＺ０２、Ａ／Ｄ
変換の停止を示す停止レジスタＲＺ０３、ＣＰＵ５５に
対する割込要求の出力を指定するためのデータを記憶す
る割込レジスタＲＺ０４、Ａ／Ｄ変換が終了したことを
示すデータを記憶する終了レジスタＲＺ０５の５つのレ
ジスタを備えている。設定レジスタＲＺ０の各レジスタ
ＲＺ０１〜ＲＺ０５には実際のＡ／Ｄ変換処理に先立っ
てＣＰＵ５５によってデータが設定される。

【０００４】制御回路５１は端子レジスタＲＺ０１のデ
ータに基づいてマルチプレクサ５２に選択信号ＳＬ１〜
ＳＬ４を出力することによってＡ／Ｄ変換する端子（チ
ャネル）を指示する。また、制御回路５１は起動レジス
タＲＺ０２のデータに基づいてＡ／Ｄ変換部５３に制御
信号ＳＴを出力することによってＡ／Ｄ変換部５３にＡ
／Ｄ変換を行わせる。また、制御回路５１はＡ／Ｄ変換
が終了すると、割込レジスタＲＺ０４のデータに基づい
てＣＰＵ５５に対して割込要求Ｓ１を出力する。

【０００５】マルチプレクサ５２は、複数チャネルのア
ナログ入力端子（図５では４つのアナログ入力端子ＡIN
１〜ＡIN４）を備えており、制御回路５１から出力され
る選択信号ＳＬ１〜ＳＬ４に基づいていずれか１つのア
ナログ入力端子を選択し、その選択した入力端子のアナ
ログ信号をＡ／Ｄ変換部５３に出力する。

【０００６】Ａ／Ｄ変換部５３はマルチプレクサ５２か
ら出力されたアナログ信号をサンプルホールドし、その
ホールドしたアナログ信号をデジタル信号に変換し、そ
のデジタル信号を変換値レジスタＲＸ０に格納する。

【０００７】ＣＰＵ５５が変換値レジスタＲＸ０に格納
されたデジタル信号をリードすると、１回のＡ／Ｄ変換
が終了する。さて、上記のように構成されたＡ／Ｄコン
バータ５０を使用したＡ／Ｄ変換において、精度の高い
変換値を得るために、同一のチャネルにおいてＡ／Ｄ変
換を複数回行い、その複数回の変換結果の平均を求め、
その平均値を最終的な変換結果とする方法がある。図６
はこの方法において変換結果を得るためのタイムチャー
トを示す。

【０００８】１回目のＡ／Ｄ変換において、ＣＰＵ５５
によるＡ／Ｄ変換の指示Ｔ１がなされ、Ａ／Ｄ変換部５
３によるアナログ信号のサンプリング及びデジタル信号
への変換が行われる。続いてＣＰＵ５５による変換値の
リード及び再変換の指示Ｔ２が行われると、１回目のＡ
／Ｄ変換が終了する。２回目以降（Ｎ−１）回目までの
Ａ／Ｄ変換では、Ａ／Ｄ変換部５３によるサンプリング
及び変換が行われ、ＣＰＵ５５による変換値のリード及
び再変換の指示Ｔ２がなされて終了する。Ｎ回目のＡ／
Ｄ変換では、Ａ／Ｄ変換部５３によるサンプリング及び
変換が行われ、ＣＰＵ５５による変換値のリードＴ３の
後、ＣＰＵ５５によってＮ個の変換値に基づく平均値の
算出Ｔ４が行われる。

【０００９】従って、最終的な変換結果を求めるまでに
ＣＰＵ５５が行う処理ＴＷ０は、

【００１０】

【数１】 ＴＷ０＝Ｔ１＋Ｔ２×（Ｎ−１）＋Ｔ３＋Ｔ４ となり、Ａ／Ｄ変換に関してＣＰＵ５５の負担が増加し
てしまう。その結果、ワンチップマイクロコントローラ
全体での処理速度が低下してしまう。

【００１１】また、図７に示すように、同一のチャネル
に関してＡ／Ｄ変換を４回行った場合、１回目〜４回目
の変換値が’０４３Ｈ’，’０４ＢＨ’，’０４２
Ｈ’，’０４４Ｈ’になったとする。なお、Ｈは１６進
数を示し、Ｂは１６進数における１１である。２回目の
変換値はノイズの影響によって他の変換値から大きく外
れた値となっている。従って、１回目の変換値と２回目
の変換値との平均値は’０４７Ｈ’となり、１回目〜４
回目の変換値の平均値は’０４５Ｈ’となり、２回目の
変換値を除いた３つの変換値の平均値は’０４３Ｈ’と
なる。

【００１２】そのため、同一チャネルに関してＡ／Ｄ変
換の回数が少ない場合、ノイズの影響によって大きく外
れた変換値があると、Ａ／Ｄ変換の精度が低下するとい
う問題がある。逆にＡ／Ｄ変換の精度を向上するために
変換回数を増加させると、最終的な変換結果を求めるま
でに時間がかかるという問題がある。

【００１３】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、ＣＰＵの負担を増加さ
せることなく、変換時間を短縮でき、精度の高い変換結
果を得ることができるＡ／Ｄコンバータを提供すること
にある。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、アナログ信号をデジタル信号に
変換して変換サンプル値を出力するＡ／Ｄ変換部と、Ａ
／Ｄ変換部による複数の変換サンプル値をそれぞれ記憶
するための複数の記憶手段と、Ａ／Ｄ変換部に複数回の
Ａ／Ｄ変換を行わせ、複数の変換サンプル値を複数の記
憶手段にそれぞれ記憶させる制御回路と、複数の記憶手
段に記憶された複数の変換サンプル値の平均値を変換結
果として出力する演算回路とを備える。

【００１５】請求項２の発明は、制御回路を、複数の変
換サンプル値のうちの最大値と最小値との差が予め設定
した値よりも大きいとき、Ａ／Ｄ変換部に複数回のＡ／
Ｄ変換を再度行わせるものとした。

【００１６】請求項３の発明は、制御回路を、複数の変
換サンプル値のうちの最大値と最小値との差が予め設定
した値よりも大きいとき、変換結果の精度が低いことを
示す信号を外部に出力するものとした。

【００１７】（作用）請求項１の発明では、Ａ／Ｄコン
バータ内で複数回のＡ／Ｄ変換が行われ、複数の変換サ
ンプル値の平均値が変換結果として出力されるので、Ａ
／Ｄ変換の処理時間が短縮化される。

【００１８】請求項２の発明では、複数回のＡ／Ｄ変換
が再度行われない場合には、複数回Ａ／Ｄ変換した変換
サンプル値のなかに他の変換サンプル値から値が大きく
外れたものがないことになり、Ａ／Ｄ変換の回数が少な
くても複数の変換サンプル値の平均値は高い精度を保証
できる。

【００１９】請求項３の発明では、変換結果の精度が低
いことを外部に知らせることができる。

【００２０】

【発明の実施の形態】以下、本発明を具体化した実施の
一形態を図１〜図４に従って説明する。図１はワンチッ
プマイクロコントローラに内蔵される本形態のＡ／Ｄコ
ンバータを示す。同図（ａ）に示すように、Ａ／Ｄコン
バータ１０は、制御回路１１、マルチプレクサ１２、Ａ
／Ｄ変換部１３、記憶手段としての変換サンプル値レジ
スタＲ１，Ｒ２、選択回路としてのマルチプレクサ１
４、演算回路１５、変換値記憶手段としての変換値レジ
スタＲＸ１、設定レジスタＲＺ１及び比較値レジスタＲ
Ｙを備える。

【００２１】マルチプレクサ１２は、複数チャネルのア
ナログ入力端子（図１では４つのアナログ入力端子ＡIN
１〜ＡIN４）を備えており、制御回路１１から出力され
る選択信号ＳＬ１〜ＳＬ４に基づいていずれか１つのア
ナログ入力端子を選択し、その選択した入力端子のアナ
ログ信号をＡ／Ｄ変換部１３に出力する。

【００２２】Ａ／Ｄ変換部１３は制御回路１１から出力
される制御信号ＳＴに基づき、マルチプレクサ１２から
出力されたアナログ信号をサンプルホールドし、そのホ
ールドしたアナログ信号をデジタル信号に変換し、出力
する。

【００２３】マルチプレクサ１４は制御回路１１から出
力される切換制御信号Ｓ２に基づいて変換サンプル値レ
ジスタＲ１，Ｒ２のいずれかを選択し、その選択したレ
ジスタにＡ／Ｄ変換結果のデジタル値を格納する。

【００２４】演算回路１５は、複数の変換サンプル値の
うちの最大値と最小値との差（絶対値）を求め、その差
データＳＤを制御回路１１に出力する。また、演算回路
１５は制御回路１１から出力される出力制御信号Ｓ３に
基づいて複数の変換サンプル値の平均値を算出し、その
算出した平均値を変換結果として変換値レジスタＲＸ１
に格納する。本形態においては、２つの変換サンプル値
レジスタＲ１，Ｒ２を備えるため、演算回路１５は両変
換サンプル値レジスタＲ１，Ｒ２のデジタル値の差（絶
対値）を求める。また、演算回路１５は両変換サンプル
値レジスタＲ１，Ｒ２の値の平均値を算出する。

【００２５】設定レジスタＲＺ１及び比較値レジスタＲ
Ｙは制御回路１１に接続されている。設定レジスタＲＺ
１は図１（ｂ）に示すように、変換する端子ＡINＸを指
定するためのデータを記憶する端子レジスタＲＺ１１、
Ａ／Ｄ変換を起動させるためのデータを記憶する起動レ
ジスタＲＺ１２、Ａ／Ｄ変換の停止を示す停止レジスタ
ＲＺ１３、ＣＰＵ２０に対する割込要求の出力を指定す
るためのデータを記憶する割込レジスタＲＺ１４、Ａ／
Ｄ変換が終了したことを示すデータを記憶する終了レジ
スタＲＺ１５を備えている。さらに、設定レジスタＲＺ
１は複数回（本形態では２回）のＡ／Ｄ変換を行わせる
ためのデータを記憶する比較レジスタＲＺ１６、及び再
変換を行わせるためのデータを記憶する再変換レジスタ
ＲＺ１７を備えている。設定レジスタＲＺ１の各レジス
タＲＺ１１〜ＲＺ１７には実際のＡ／Ｄ変換処理に先立
ってＣＰＵ２０によってデータが設定される。

【００２６】比較値レジスタＲＹは、複数回のＡ／Ｄ変
換における変換値の差と比較するための比較値のデータ
を記憶するためのものである。比較値レジスタＲＹには
実際のＡ／Ｄ変換処理に先立ってＣＰＵ２０によってデ
ータが設定される。

【００２７】制御回路１１は、端子レジスタＲＺ１１の
データに基づいてマルチプレクサ１２に選択信号ＳＬ１
〜ＳＬ４を出力することによってＡ／Ｄ変換する端子
（チャネル）を指示する。制御回路１１は起動レジスタ
ＲＺ１２のデータに基づいてＡ／Ｄ変換部１３に制御信
号ＳＴを出力することによってＡ／Ｄ変換部１３にＡ／
Ｄ変換を行わせるとともに、比較レジスタＲＺ１６のデ
ータに基づいて２回のＡ／Ｄ変換を行わせる。このと
き、制御回路１１は１回目のＡ／Ｄ変換時には変換サン
プル値レジスタＲ１が選択されるように切換制御信号Ｓ
２を出力し、２回目のＡ／Ｄ変換時には変換サンプル値
レジスタＲ２が選択されるように切換制御信号Ｓ２を出
力する。

【００２８】また、制御回路１１は演算回路１５から出
力される差データＳＤが比較値レジスタＲＹの比較値の
データより大きいかどうかを比較する。差データＳＤが
比較値レジスタＲＹの値以下の場合、制御回路１１は演
算回路１５に変換サンプル値レジスタＲ１，Ｒ２の値の
平均値を算出させる。差データＳＤが比較値レジスタＲ
Ｙの値よりも大きい場合、再変換レジスタＲＺ１７に再
変換が指定されていると、制御回路１１はＡ／Ｄ変換部
１３に複数回のＡ／Ｄ変換を再度行わせる。さらに、差
データＳＤが比較値レジスタＲＹの値よりも大きい場
合、割込レジスタＲＺ１４に割込が指定されていると、
制御回路１１はＣＰＵ２０に対して割込要求Ｓ１を出力
するとともに、演算回路１５に変換サンプル値レジスタ
Ｒ１，Ｒ２の値の平均値を算出させる。

【００２９】ＣＰＵ２０が変換値レジスタＲＸ１に格納
されたデジタル信号をリードすると、Ａ／Ｄ変換が終了
する。次に上記のように構成されたＡ／Ｄコンバータ１
０の作用を図２に従って説明する。

【００３０】Ａ／Ｄ変換に先立って、ＣＰＵ２０によっ
て設定レジスタＲＺ１の各レジスタＲＺ１１〜ＲＺ１７
にデータが設定されるとともに、比較値レジスタＲＹに
比較値のデータが設定される。

【００３１】すると、ステップ３１において、端子レジ
スタＲＺ１１のデータに対応する選択信号に基づいてＡ
／Ｄ変換する端子が選択される。例えば、選択信号ＳＬ
１に基づいてアナログ入力端子ＡIN１が選択される。ア
ナログ入力端子ＡIN１から出力されたアナログ信号はＡ
／Ｄ変換部１３によってサンプルホールドされてデジタ
ル信号に変換され、１回目のＡ／Ｄ変換が行われる。

【００３２】ステップ３２において、マルチプレクサ１
４によって変換サンプル値レジスタＲ１が選択され、同
レジスタＲ１に１回目のＡ／Ｄ変換のデジタル値が格納
される。

【００３３】次にステップ３３では、前記ステップ３１
と同一の端子（ＡIN１）が選択され、アナログ信号はＡ
／Ｄ変換部１３によってサンプルホールドされてデジタ
ル信号に変換され、２回目のＡ／Ｄ変換が行われる。

【００３４】ステップ３４において、マルチプレクサ１
４によって変換サンプル値レジスタＲ２が選択され、同
レジスタＲ２に２回目のＡ／Ｄ変換のデジタル値が格納
される。ステップ３５において、演算回路１５によって
両変換サンプル値レジスタＲ１，Ｒ２の値の差｜Ｒ１−
Ｒ２｜が求められる。

【００３５】次に、ステップ３６では、ステップ３５で
求められた差｜Ｒ１−Ｒ２｜と比較値レジスタＲＹの比
較値データとが比較される。差｜Ｒ１−Ｒ２｜が比較値
レジスタＲＹの比較値以下の場合、ステップ３７で演算
回路１５によって変換サンプル値レジスタＲ１，Ｒ２の
値の平均値が算出され、その値が変換値レジスタＲＸ１
に格納される。差｜Ｒ１−Ｒ２｜が比較値レジスタＲＹ
の比較値よりも大きい場合、ステップ３８に進む。

【００３６】ステップ３８では、設定レジスタＲＺ１の
再変換レジスタＲＺ１７に再変換が指定されているかど
うかが判定される。再変換が指定されている場合、ステ
ップ３１に戻り、前記と同一の端子（ＡIN１）の再変換
が行われる。再変換が指定されていない場合、ステップ
３９に進む。

【００３７】ステップ３９では、設定レジスタＲＺ１の
割込レジスタＲＺ１４に割込が指定されているかどうか
が判定される。割込が指定されている場合、ステップ４
０でＣＰＵ２０に対して割込要求Ｓ１が出力され、次の
ステップ３７で変換サンプル値レジスタＲ１，Ｒ２の値
の平均値が算出され、その値が変換値レジスタＲＸ１に
格納される。割込が指定されていない場合、ステップ３
７で変換サンプル値レジスタＲ１，Ｒ２の値の平均値が
算出され、その値が変換値レジスタＲＸ１に格納され
る。

【００３８】そして、ＣＰＵ２０が変換値レジスタＲＸ
１に格納されたデジタル信号をリードすると、Ａ／Ｄ変
換が終了する。図３は、上記のように構成されたＡ／Ｄ
コンバータ１０において比較値レジスタＲＹの比較値
を’００４Ｈ’に設定するとともに、再変換を設定して
Ａ／Ｄ変換を行った例を示す。

【００３９】同一のチャネル、例えばアナログ入力端子
ＡIN１に関して１回目の変換値が’０４３Ｈ’となり、
２回目の変換値が’０４ＢＨ’になったとする。する
と、１回目及び２回目の変換値の差は’００８Ｈ’とな
り、１回目及び２回目の変換値の平均値は’０４７Ｈ’
となる。１回目及び２回目の変換値の差は比較値レジス
タＲＹの比較値’００４Ｈ’よりも大きいため、同一の
チャネル、例えばアナログ入力端子ＡIN１に関して再変
換が行われる。再変換の１回目の変換値が’０４２Ｈ’
となり、２回目の変換値が’０４４Ｈ’になったとす
る。すると、再変換の１回目及び２回目の変換値の差
は’００２Ｈ’となり、再変換の１回目及び２回目の変
換値の平均値は’０４３Ｈ’となる。１回目及び２回目
の変換値の差は比較値レジスタＲＹの比較値’００４
Ｈ’以下であるため、再変換の平均値’０４３Ｈ’が最
終的な変換結果として変換値レジスタＲＸ１に格納され
る。

【００４０】また、図４は上記のように構成されたＡ／
Ｄコンバータ１０においてＮ回のＡ／Ｄ変換を行って変
換結果を得るためのタイムチャートを示す。まず、１回
目のＡ／Ｄ変換において、ＣＰＵ２０によるＡ／Ｄ変換
の指示Ｔ１がなされ、Ａ／Ｄ変換部１３によるアナログ
信号のサンプリング及びデジタル信号への変換が行われ
る。２回目以降（Ｎ−１）回目までのＡ／Ｄ変換では、
Ａ／Ｄ変換部１３によるサンプリング及び変換が行われ
る。Ｎ回目のＡ／Ｄ変換では、Ａ／Ｄ変換部１３による
サンプリング及び変換が行われ、演算回路１５によって
Ｎ個の変換値における最大値と最小値との差の算出及び
平均値の算出Ｔ５の後、ＣＰＵ２０による変換値のリー
ドＴ３が行われる。

【００４１】従って、最終的な変換結果を求めるまでに
ＣＰＵ２０が行う処理ＴＷ１は、

【００４２】

【数２】ＴＷ１＝Ｔ１＋Ｔ３ となる。

【００４３】さて、本実施の形態は、以下の効果があ
る。 （１）制御回路１１はＡ／Ｄ変換部１３に複数回のＡ／
Ｄ変換を行わせるとともに、各Ａ／Ｄ変換における変換
結果を複数の変換サンプル値レジスタＲ１，Ｒ２に格納
させる。演算回路１５は変換サンプル値レジスタＲ１，
Ｒ２に格納された変換サンプル値の平均値を変換結果と
して変換値レジスタＲＸ１に格納する。そのため、複数
回のＡ／Ｄ変換に関してＣＰＵ２０の負担の増加を抑制
して最小限にすることができる。また、複数回のＡ／Ｄ
変換において、変換毎にＣＰＵ２０による変換の指示が
なされないため、Ａ／Ｄ変換に要する時間を短縮するこ
とができる。よって、ワンチップマイクロコントローラ
全体での処理速度の低下を抑制することができる。

【００４４】（２）同一チャネルに関してＡ／Ｄ変換を
複数回行い、複数の変換サンプル値の平均値を最終的な
変換結果とするのであるが、複数の変換サンプル値のう
ち、最大値と最小値との差が比較値レジスタＲＹに設定
した比較値以下の場合には複数の変換サンプル値のなか
に他の変換サンプル値から値が大きく外れたものがない
ことになる。そのため、Ａ／Ｄ変換の回数が少なくても
複数の変換サンプル値の平均値すなわち変換結果は高い
精度を保証することができる。

【００４５】（３）複数回のＡ／Ｄ変換の再変換を設定
レジスタＲＺ１の再変換レジスタＲＺ１７に指定してお
くことによって、複数の変換サンプル値のうち、最大値
と最小値との差が比較値レジスタＲＹに設定した比較値
よりも大きい場合に再変換を行う。そして、その再変換
された複数回の変換サンプル値の最大値と最小値との差
が比較値以下となったときの平均値を最終的な変換結果
とするようにしているので、Ａ／Ｄ変換の変換結果は高
い精度を保証することができる。

【００４６】（４）割込要求Ｓ１を設定レジスタＲＺ１
の割込レジスタＲＺ１４に指定しておくことによって、
複数の変換サンプル値のうち、最大値と最小値との差が
比較値レジスタＲＹに設定した比較値よりも大きい場合
に割込要求Ｓ１によってＣＰＵ２０に対してＡ／Ｄ変換
の変換結果の精度が低いことを知らせることができる。

【００４７】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）変換サンプル値レジスタを３つ以上設けるととも
に、設定レジスタＲＺ１に変換の回数のデータを設定す
るための回数レジスタを設ける。そして、回数レジスタ
に設定した回数データに基づいて複数回のＡ／Ｄ変換を
行い、変換の回数と同数の変換サンプル値レジスタに対
してそれぞれ変換サンプル値を格納するようにすればよ
い。変換サンプル値を３以上にすることにより、それら
の平均値である変換結果はより高い精度を保証すること
ができる。

【００４８】

【発明の効果】以上詳述したように、請求項１の発明
は、Ａ／Ｄコンバータ内で複数回のＡ／Ｄ変換が行わ
れ、複数の変換サンプル値の平均値が変換結果として出
力するので、Ａ／Ｄ変換の処理時間を短縮化することが
できる。

【００４９】請求項２の発明は、Ａ／Ｄ変換の回数が少
なくても複数の変換サンプル値の平均値は高い精度を保
証することができる。請求項３の発明は、変換結果の精
度が低いことを外部に知らせることができる。

【図面の簡単な説明】

【図１】実施の一形態のＡ／Ｄコンバータを示すブロッ
ク図

【図２】図１のＡ／Ｄコンバータの処理を示すフローチ
ャート

【図３】図１のＡ／Ｄコンバータの作用を示す説明図

【図４】図１のＡ／Ｄコンバータの処理速度を示すタイ
ムチャート

【図５】従来のＡ／Ｄコンバータを示すブロック図

【図６】図５のＡ／Ｄコンバータの処理速度を示すタイ
ムチャート

【図７】図５のＡ／Ｄコンバータの作用を示す説明図

【符号の説明】

１１ 制御回路 １３ Ａ／Ｄ変換部 １５ 演算回路 Ｒ１，Ｒ２ 記憶手段としての変換サンプル値レジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 アナログ信号をデジタル信号に変換して
   変換サンプル値を出力するＡ／Ｄ変換部と、 前記Ａ／Ｄ変換部による複数の変換サンプル値をそれぞ
   れ記憶するための複数の記憶手段と、 前記Ａ／Ｄ変換部に複数回のＡ／Ｄ変換を行わせ、複数
   の変換サンプル値を前記複数の記憶手段にそれぞれ記憶
   させる制御回路と、 前記複数の記憶手段に記憶された複数の変換サンプル値
   の平均値を変換結果として出力する演算回路とを備える
   Ａ／Ｄコンバータ。
2. 【請求項２】 前記制御回路は、前記複数の変換サンプ
   ル値のうちの最大値と最小値との差が予め設定した値よ
   りも大きいとき、前記Ａ／Ｄ変換部に複数回のＡ／Ｄ変
   換を再度行わせる請求項１に記載のＡ／Ｄコンバータ。
3. 【請求項３】 前記制御回路は、前記複数の変換サンプ
   ル値のうちの最大値と最小値との差が予め設定した値よ
   りも大きいとき、前記変換結果の精度が低いことを示す
   信号を外部に出力する請求項１に記載のＡ／Ｄコンバー
   タ。