JP2003298420A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2003298420A JP2003298420A JP2002104163A JP2002104163A JP2003298420A JP 2003298420 A JP2003298420 A JP 2003298420A JP 2002104163 A JP2002104163 A JP 2002104163A JP 2002104163 A JP2002104163 A JP 2002104163A JP 2003298420 A JP2003298420 A JP 2003298420A
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Abstract
(57)【要約】
【課題】 半導体集積回路にあってＡ／Ｄ変換結果の処
理を高速化して短時間で済ますようにしたこと。 【解決手段】 比較器３の結果が範囲内であれば一致信
号を出力し、範囲外であれば不一致信号を出力するＡ／
Ｄコンバータを備え、繰り返しモードでは、前回のＡ／
Ｄ変換結果を期待値とし、掃引モードでは、全てのＡ／
Ｄ変換結果が比較器に入力され、繰り返し掃引モードで
は、重点端子の全てのＡ／Ｄ変換結果が比較器に入力さ
れ、比較器３よりある範囲外である時不一致信号を出力
した場合にはこの比較器３の出力として割込み信号Ｂを
出力し、比較器３よりある範囲外である時不一致信号を
出力した場合には変換結果が期待値以上または以下の時
に、それぞれオーバー、アンダー信号を発生する。
理を高速化して短時間で済ますようにしたこと。 【解決手段】 比較器３の結果が範囲内であれば一致信
号を出力し、範囲外であれば不一致信号を出力するＡ／
Ｄコンバータを備え、繰り返しモードでは、前回のＡ／
Ｄ変換結果を期待値とし、掃引モードでは、全てのＡ／
Ｄ変換結果が比較器に入力され、繰り返し掃引モードで
は、重点端子の全てのＡ／Ｄ変換結果が比較器に入力さ
れ、比較器３よりある範囲外である時不一致信号を出力
した場合にはこの比較器３の出力として割込み信号Ｂを
出力し、比較器３よりある範囲外である時不一致信号を
出力した場合には変換結果が期待値以上または以下の時
に、それぞれオーバー、アンダー信号を発生する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＡ／Ｄコ
ンバータを内蔵したシングルチップマイクロコンピュー
タである半導体集積回路に関する。
ンバータを内蔵したシングルチップマイクロコンピュー
タである半導体集積回路に関する。
【０００２】
【従来の技術】従来、シングルチップマイクロコンピュ
ータに内蔵されたＡ／Ｄコンバータを用いてＡ／Ｄ変換
する場合、図７に示すようにＡ／Ｄ変換器１のみにてア
ナログ信号入力をＡ／Ｄ変換して変換結果を出力すると
共に変換終了割込み信号Ａを出力している。このためＡ
／Ｄ変換後の変換値のばらつきの判定処理は、後段のＣ
ＰＵ（図示省略）によるソフトウエア処理にて行ってい
た。
ータに内蔵されたＡ／Ｄコンバータを用いてＡ／Ｄ変換
する場合、図７に示すようにＡ／Ｄ変換器１のみにてア
ナログ信号入力をＡ／Ｄ変換して変換結果を出力すると
共に変換終了割込み信号Ａを出力している。このためＡ
／Ｄ変換後の変換値のばらつきの判定処理は、後段のＣ
ＰＵ（図示省略）によるソフトウエア処理にて行ってい
た。
【０００３】
【発明が解決しようとする課題】ところが、ＣＰＵ自体
は、Ａ／Ｄ変換器からのデータのみならず他のデータ処
理や周辺機器の制御等をしなければならず、変換後のデ
ジタル値と期待値との比較動作はソフトウエア処理によ
るためＣＰＵの動作を制限することになり、Ａ／Ｄ変換
後の処理時間が多く必要となっていた。
は、Ａ／Ｄ変換器からのデータのみならず他のデータ処
理や周辺機器の制御等をしなければならず、変換後のデ
ジタル値と期待値との比較動作はソフトウエア処理によ
るためＣＰＵの動作を制限することになり、Ａ／Ｄ変換
後の処理時間が多く必要となっていた。
【０００４】この発明は、上記に鑑みてなされたもの
で、Ａ／Ｄ変換結果の処理を短時間として高速化すると
共にＣＰＵの負荷を軽減した半導体集積回路を得ること
を目的とする。
で、Ａ／Ｄ変換結果の処理を短時間として高速化すると
共にＣＰＵの負荷を軽減した半導体集積回路を得ること
を目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、この発明にかかる半導体集積回路は、Ａ／Ｄ変換の
結果を前もって予想出来る期待値をＡ／Ｄ変換終了前に
設定するレジスタと、変換終了時にＡ／Ｄ変換結果とそ
の期待値との比較を行いその差がある範囲以内であるか
どうかを判定する比較器とを有し、その結果が範囲内で
あれば一致信号を出力し、範囲外であれば不一致信号を
出力するＡ／Ｄコンバータを備えたことを特徴とする。
め、この発明にかかる半導体集積回路は、Ａ／Ｄ変換の
結果を前もって予想出来る期待値をＡ／Ｄ変換終了前に
設定するレジスタと、変換終了時にＡ／Ｄ変換結果とそ
の期待値との比較を行いその差がある範囲以内であるか
どうかを判定する比較器とを有し、その結果が範囲内で
あれば一致信号を出力し、範囲外であれば不一致信号を
出力するＡ／Ｄコンバータを備えたことを特徴とする。
【０００６】この発明によれば、Ａ／Ｄコンバータ自体
が一致信号又は不一致信号を出力するので、後段のＣＰ
Ｕでの処理が軽減され、高速化が図れる。
が一致信号又は不一致信号を出力するので、後段のＣＰ
Ｕでの処理が軽減され、高速化が図れる。
【０００７】つぎの発明にかかる半導体集積回路は、上
記の発明において、動作モードが同一端子の入力を繰返
す繰り返しモードでは、前回のＡ／Ｄ変換結果を期待値
とするＡ／Ｄコンバータを備えたことを特徴とする。
記の発明において、動作モードが同一端子の入力を繰返
す繰り返しモードでは、前回のＡ／Ｄ変換結果を期待値
とするＡ／Ｄコンバータを備えたことを特徴とする。
【０００８】この発明によれば、Ａ／Ｄコンバータ自体
が一致信号又は不一致信号を出力するので、後段のＣＰ
Ｕでの処理が軽減され、高速化が図れると共に、繰り返
しにより同一の入力端子に対応した特異な値（範囲）の
判定結果を検出することができる。
が一致信号又は不一致信号を出力するので、後段のＣＰ
Ｕでの処理が軽減され、高速化が図れると共に、繰り返
しにより同一の入力端子に対応した特異な値（範囲）の
判定結果を検出することができる。
【０００９】つぎの発明にかかる半導体集積回路は、上
記の発明において、動作モードが選択された端子を掃引
してＡ／Ｄ変換する掃引モードでは、全てのＡ／Ｄ変換
結果が比較器に入力されて比較結果が一定範囲内に収ま
っているか判定するＡ／Ｄコンバータを備えたことを特
徴とする。
記の発明において、動作モードが選択された端子を掃引
してＡ／Ｄ変換する掃引モードでは、全てのＡ／Ｄ変換
結果が比較器に入力されて比較結果が一定範囲内に収ま
っているか判定するＡ／Ｄコンバータを備えたことを特
徴とする。
【００１０】この発明によれば、Ａ／Ｄコンバータ自体
が一致信号又は不一致信号を出力するので、後段のＣＰ
Ｕでの処理が軽減され、高速化が図れると共に、掃引に
より特定の入力端子に対応した特異な値（範囲）の判定
結果を検出することができる。
が一致信号又は不一致信号を出力するので、後段のＣＰ
Ｕでの処理が軽減され、高速化が図れると共に、掃引に
より特定の入力端子に対応した特異な値（範囲）の判定
結果を検出することができる。
【００１１】つぎの発明にかかる半導体集積回路は、上
記の発明において、動作モードが選択された端子を掃引
しかつ繰り返してＡ／Ｄ変換する繰り返し掃引モードで
は、重点端子の全てのＡ／Ｄ変換結果が比較器に入力さ
れて比較結果が一定範囲内に収まっているか判定するＡ
／Ｄコンバータを備えたことを特徴とする。
記の発明において、動作モードが選択された端子を掃引
しかつ繰り返してＡ／Ｄ変換する繰り返し掃引モードで
は、重点端子の全てのＡ／Ｄ変換結果が比較器に入力さ
れて比較結果が一定範囲内に収まっているか判定するＡ
／Ｄコンバータを備えたことを特徴とする。
【００１２】この発明によれば、Ａ／Ｄコンバータ自体
が一致信号又は不一致信号を出力するので、後段のＣＰ
Ｕでの処理が軽減され、高速化が図れると共に、掃引に
より特定の入力端子に対応した特異な値（範囲）の判定
結果を検出することができる。
が一致信号又は不一致信号を出力するので、後段のＣＰ
Ｕでの処理が軽減され、高速化が図れると共に、掃引に
より特定の入力端子に対応した特異な値（範囲）の判定
結果を検出することができる。
【００１３】つぎの発明にかかる半導体集積回路は、上
記の発明において、比較器よりある範囲外である時不一
致信号を出力した場合にはこの比較器の出力として割込
み信号Ｂを出力するＡ／Ｄコンバータを備えたことを特
徴とする。
記の発明において、比較器よりある範囲外である時不一
致信号を出力した場合にはこの比較器の出力として割込
み信号Ｂを出力するＡ／Ｄコンバータを備えたことを特
徴とする。
【００１４】この発明によれば、Ａ／Ｄ変換結果がある
範囲内であれば不一致信号は出力されないので、後段の
ＣＰＵの処理が軽減され、高速化が図れる。また、不一
致信号が出力された場合は、割込み信号を出力すること
でＣＰＵへの割込みをかけ処理することができる。
範囲内であれば不一致信号は出力されないので、後段の
ＣＰＵの処理が軽減され、高速化が図れる。また、不一
致信号が出力された場合は、割込み信号を出力すること
でＣＰＵへの割込みをかけ処理することができる。
【００１５】つぎの発明にかかる半導体集積回路は、上
記の発明において、比較器よりある範囲外である時不一
致信号を出力した場合には変換結果が期待値以上または
以下の時に、それぞれオーバー、アンダー信号を発生す
るＡ／Ｄコンバータを備えたことを特徴とする。
記の発明において、比較器よりある範囲外である時不一
致信号を出力した場合には変換結果が期待値以上または
以下の時に、それぞれオーバー、アンダー信号を発生す
るＡ／Ｄコンバータを備えたことを特徴とする。
【００１６】この発明によれば、不一致信号を出した場
合、ＣＰＵが変換結果を読み込んで期待値以上又は以下
を判定する処理を軽減することができ高速化が図れる。
合、ＣＰＵが変換結果を読み込んで期待値以上又は以下
を判定する処理を軽減することができ高速化が図れる。
【００１７】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる好適な実施の形態を詳細に説明する。ここ
ではＡ／Ｄ変換されたデジタル値と期待値とを比較する
回路を形成し、その比較結果にて種々の信号を出力する
ものである。
発明にかかる好適な実施の形態を詳細に説明する。ここ
ではＡ／Ｄ変換されたデジタル値と期待値とを比較する
回路を形成し、その比較結果にて種々の信号を出力する
ものである。
【００１８】実施の形態１．図１は、この発明の実施の
形態１であるシングルチップマイクロコンピュータに内
蔵されたＡ／Ｄコンバータの構成を示すブロック図であ
る。図１にて、Ａ／Ｄコンバータは、アナログ値を入力
し、Ａ／Ｄ変換後デジタル値である変換結果を出力する
と共に、Ａ／Ｄ変換が完了すると変換終了割込み信号Ａ
を出力するＡ／Ｄ変換器１を備え、またＡ／Ｄ変換され
たデジタル値を前もって予想出来る場合、その予想値を
Ａ／Ｄ変換終了前に設定する期待値レジスタ２を備え、
更にはＡ／Ｄ変換器１の変換結果であるデジタル値と期
待値レジスタ２からの期待値とを入力し、Ａ／Ｄ変換終
了時Ａ／Ｄ変換されたデジタル値と期待値の差がある範
囲（製品の仕様書で定めている範囲で例えば＋−３ＬＳ
Ｂの範囲）以内であるかどうかを判定し、その結果が範
囲内であれば一致信号を出力し範囲外であれば不一致信
号を出力する比較器３を備える。
形態１であるシングルチップマイクロコンピュータに内
蔵されたＡ／Ｄコンバータの構成を示すブロック図であ
る。図１にて、Ａ／Ｄコンバータは、アナログ値を入力
し、Ａ／Ｄ変換後デジタル値である変換結果を出力する
と共に、Ａ／Ｄ変換が完了すると変換終了割込み信号Ａ
を出力するＡ／Ｄ変換器１を備え、またＡ／Ｄ変換され
たデジタル値を前もって予想出来る場合、その予想値を
Ａ／Ｄ変換終了前に設定する期待値レジスタ２を備え、
更にはＡ／Ｄ変換器１の変換結果であるデジタル値と期
待値レジスタ２からの期待値とを入力し、Ａ／Ｄ変換終
了時Ａ／Ｄ変換されたデジタル値と期待値の差がある範
囲（製品の仕様書で定めている範囲で例えば＋−３ＬＳ
Ｂの範囲）以内であるかどうかを判定し、その結果が範
囲内であれば一致信号を出力し範囲外であれば不一致信
号を出力する比較器３を備える。
【００１９】Ａ／Ｄ変換器は、その製品の精度あるいは
特性上必ず変換値にばらつきを有し、そのために変換出
力の適合あるいは不適合につき判定が必要となる。本実
施の形態１のＡ／Ｄコンバータでは、比較器３による変
換結果と期待値との比較によってこの判定結果を出力す
る。すなわち、このＡ／Ｄコンバータでは、Ａ／Ｄ変換
するに当たりＡ／Ｄ変換終了と同時に一致信号あるいは
不一致信号が出力される。従って、後段のＣＰＵによる
判定処理が不要になり、ＣＰＵの負荷を減少させるだけ
でなく、全体としてＡ／Ｄ変換処理が高速化される。
特性上必ず変換値にばらつきを有し、そのために変換出
力の適合あるいは不適合につき判定が必要となる。本実
施の形態１のＡ／Ｄコンバータでは、比較器３による変
換結果と期待値との比較によってこの判定結果を出力す
る。すなわち、このＡ／Ｄコンバータでは、Ａ／Ｄ変換
するに当たりＡ／Ｄ変換終了と同時に一致信号あるいは
不一致信号が出力される。従って、後段のＣＰＵによる
判定処理が不要になり、ＣＰＵの負荷を減少させるだけ
でなく、全体としてＡ／Ｄ変換処理が高速化される。
【００２０】実施の形態２．つぎに、図２を参照しこの
発明の実施の形態２について説明する。上述した実施の
形態１では、本発明の基礎となるＡ／Ｄコンバータにつ
いて説明したが、この実施の形態２では、Ａ／Ｄ変換器
１の動作モードの一つである「繰り返しモード」につい
て説明する。すなわち、Ａ／Ｄ変換器１の入力端子のう
ち同一端子の入力を繰り返しＡ／Ｄ変換する「繰り返し
モード」でのＡ／Ｄコンバータは、繰り返して同一端子
にアナログ値を入力しデジタル変換結果を比較器３に出
力すると共に変換終了割込み信号Ａを出力するＡ／Ｄ変
換器１と、Ａ／Ｄ変換されたデジタル値と期待値の差が
ある範囲内であれば一致信号を出力し範囲外であれば不
一致信号を出力する比較器３と、Ａ／Ｄ変換器１の出力
端子に接続され「繰り返しモード」の前回のＡ／Ｄ変換
結果が入力されてこれを次回の期待値として比較器３の
一方の入力に出力する期待値レジスタ２と、を有してい
る。従って、前回のＡ／Ｄ変換結果である期待値を利用
することにより、一致信号あるいは不一致信号を出力す
るので後段のＣＰＵによる判定処理が不要になると共
に、同一端子からのＡ／Ｄ変換結果同士を比較して一致
あるいは不一致を判定するので、その同一の入力端子に
対応した特異な値（範囲）の判定結果を検出することが
できる。
発明の実施の形態２について説明する。上述した実施の
形態１では、本発明の基礎となるＡ／Ｄコンバータにつ
いて説明したが、この実施の形態２では、Ａ／Ｄ変換器
１の動作モードの一つである「繰り返しモード」につい
て説明する。すなわち、Ａ／Ｄ変換器１の入力端子のう
ち同一端子の入力を繰り返しＡ／Ｄ変換する「繰り返し
モード」でのＡ／Ｄコンバータは、繰り返して同一端子
にアナログ値を入力しデジタル変換結果を比較器３に出
力すると共に変換終了割込み信号Ａを出力するＡ／Ｄ変
換器１と、Ａ／Ｄ変換されたデジタル値と期待値の差が
ある範囲内であれば一致信号を出力し範囲外であれば不
一致信号を出力する比較器３と、Ａ／Ｄ変換器１の出力
端子に接続され「繰り返しモード」の前回のＡ／Ｄ変換
結果が入力されてこれを次回の期待値として比較器３の
一方の入力に出力する期待値レジスタ２と、を有してい
る。従って、前回のＡ／Ｄ変換結果である期待値を利用
することにより、一致信号あるいは不一致信号を出力す
るので後段のＣＰＵによる判定処理が不要になると共
に、同一端子からのＡ／Ｄ変換結果同士を比較して一致
あるいは不一致を判定するので、その同一の入力端子に
対応した特異な値（範囲）の判定結果を検出することが
できる。
【００２１】実施の形態３．つぎに、図３を参照しこの
発明の実施の形態３について説明する。上述した実施の
形態２では、同一端子の入力を繰り返しＡ／Ｄ変換する
「繰り返しモード」でのＡ／Ｄコンバータを示したが、
この実施の形態３では、Ａ／Ｄ変換器１の動作モードの
一つである「掃引モード」について説明する。すなわ
ち、Ａ／Ｄ変換器１の複数ある入力端子のうち選択され
た端子を一回ずつ掃引して入力しＡ／Ｄ変換する「掃引
モード」でのＡ／Ｄコンバータは、選択された複数の入
力端子にアナログ値を入力しデジタル変換結果を出力す
ると共に変換終了割込み信号Ａを出力するＡ／Ｄ変換器
１と、Ａ／Ｄ変換されたデジタル値と期待値との差があ
る範囲内であれば一致信号を出力し範囲外であれば不一
致信号を出力する比較器３と、更には複数の入力端子に
対応してＡ／Ｄ変換器１の出力端子が接続され比較器３
にそれぞれの出力端子が接続される変換結果レジスタ２
−１〜２−ｎと、を有する。そして、このＡ／Ｄ変換器
１の各入力端子からのアナログ値の変換結果は一端子の
変換終了ごとに各端子に対応する変換結果レジスタ２−
１〜２−ｎに転送され、この変換結果レジスタ２−１〜
２−ｎからの全ての変換結果が比較器３に入力され、比
較器３にて全ての変換結果がある値（＋−３ＬＳＢ）以
内であるかどうかを判定する。こうして、「掃引モー
ド」での全てのＡ／Ｄ変換結果である期待値を利用して
選択された端子の全てにつき変換結果がある範囲内にあ
るかどうかを判定することにより、一致信号あるいは不
一致信号を出力するので後段のＣＰＵによる判定処理が
不要になると共に、その選択された入力端子からのアナ
ログ値によるＡ／Ｄ変換結果が一致あるいは不一致によ
り判定されるので、その入力端子に対応した特異な値
（範囲）の判定結果を検出することができる。
発明の実施の形態３について説明する。上述した実施の
形態２では、同一端子の入力を繰り返しＡ／Ｄ変換する
「繰り返しモード」でのＡ／Ｄコンバータを示したが、
この実施の形態３では、Ａ／Ｄ変換器１の動作モードの
一つである「掃引モード」について説明する。すなわ
ち、Ａ／Ｄ変換器１の複数ある入力端子のうち選択され
た端子を一回ずつ掃引して入力しＡ／Ｄ変換する「掃引
モード」でのＡ／Ｄコンバータは、選択された複数の入
力端子にアナログ値を入力しデジタル変換結果を出力す
ると共に変換終了割込み信号Ａを出力するＡ／Ｄ変換器
１と、Ａ／Ｄ変換されたデジタル値と期待値との差があ
る範囲内であれば一致信号を出力し範囲外であれば不一
致信号を出力する比較器３と、更には複数の入力端子に
対応してＡ／Ｄ変換器１の出力端子が接続され比較器３
にそれぞれの出力端子が接続される変換結果レジスタ２
−１〜２−ｎと、を有する。そして、このＡ／Ｄ変換器
１の各入力端子からのアナログ値の変換結果は一端子の
変換終了ごとに各端子に対応する変換結果レジスタ２−
１〜２−ｎに転送され、この変換結果レジスタ２−１〜
２−ｎからの全ての変換結果が比較器３に入力され、比
較器３にて全ての変換結果がある値（＋−３ＬＳＢ）以
内であるかどうかを判定する。こうして、「掃引モー
ド」での全てのＡ／Ｄ変換結果である期待値を利用して
選択された端子の全てにつき変換結果がある範囲内にあ
るかどうかを判定することにより、一致信号あるいは不
一致信号を出力するので後段のＣＰＵによる判定処理が
不要になると共に、その選択された入力端子からのアナ
ログ値によるＡ／Ｄ変換結果が一致あるいは不一致によ
り判定されるので、その入力端子に対応した特異な値
（範囲）の判定結果を検出することができる。
【００２２】実施の形態４．つぎに、図４を参照しこの
発明の実施の形態４について説明する。上述した実施の
形態３では、Ａ／Ｄ変換器１の複数ある入力端子のうち
選択された端子を一回ずつ掃引して入力しＡ／Ｄ変換す
る「掃引モード」でのＡ／Ｄコンバータを示している。
この実施の形態４では、Ａ／Ｄ変換器１の動作モードの
一つである「繰り返し掃引モード」について説明する。
これは、各端子の入力を次々とＡ／Ｄ変換しそれを繰り
返す「繰り返し掃引モード」となっている。ブロック構
成では、図４は図３と同じであるが、この実施の態様４
では各入力端子の入力をつぎつぎとＡ／Ｄ変換する掃引
とそれを繰返す繰り返しを合わせ持ったものである。こ
うして、各入力端子の変換結果を期待値として変換結果
レジスタに入力し比較器３にて各端子の変換結果が全て
ある値（＋−３ＬＳＢ）以内であるかどうかを判定する
ことができる。殊に入力端子のうちの繰り返しによる重
点端子の変換結果を期待値として判定することができ
る。こうして、掃引と繰り返しにより得られるＡ／Ｄ変
換結果を期待値として利用することにより、一致信号あ
るいは不一致信号を出力すると共に、その入力端子から
のアナログ値によるＡ／Ｄ変換結果が一致あるいは不一
致により判定されるので、その入力端子に対応した特異
な値（範囲）の判定結果を検出することができる。
発明の実施の形態４について説明する。上述した実施の
形態３では、Ａ／Ｄ変換器１の複数ある入力端子のうち
選択された端子を一回ずつ掃引して入力しＡ／Ｄ変換す
る「掃引モード」でのＡ／Ｄコンバータを示している。
この実施の形態４では、Ａ／Ｄ変換器１の動作モードの
一つである「繰り返し掃引モード」について説明する。
これは、各端子の入力を次々とＡ／Ｄ変換しそれを繰り
返す「繰り返し掃引モード」となっている。ブロック構
成では、図４は図３と同じであるが、この実施の態様４
では各入力端子の入力をつぎつぎとＡ／Ｄ変換する掃引
とそれを繰返す繰り返しを合わせ持ったものである。こ
うして、各入力端子の変換結果を期待値として変換結果
レジスタに入力し比較器３にて各端子の変換結果が全て
ある値（＋−３ＬＳＢ）以内であるかどうかを判定する
ことができる。殊に入力端子のうちの繰り返しによる重
点端子の変換結果を期待値として判定することができ
る。こうして、掃引と繰り返しにより得られるＡ／Ｄ変
換結果を期待値として利用することにより、一致信号あ
るいは不一致信号を出力すると共に、その入力端子から
のアナログ値によるＡ／Ｄ変換結果が一致あるいは不一
致により判定されるので、その入力端子に対応した特異
な値（範囲）の判定結果を検出することができる。
【００２３】実施の形態５．つぎに、図５を参照しこの
発明の実施の形態５について説明する。この実施の形態
５では、実施の形態１において比較器３よりある範囲外
である時不一致信号を出力した場合にはこの比較器３の
出力として割込み信号Ｂを出力するものである。この出
力信号ＢによりＣＰＵへ割り込みをかけ、変換結果が特
異な値（範囲外）であることを示すと共に、何の要因で
割り込みが発生したのかを示すために不一致信号を出力
することでわかる。
発明の実施の形態５について説明する。この実施の形態
５では、実施の形態１において比較器３よりある範囲外
である時不一致信号を出力した場合にはこの比較器３の
出力として割込み信号Ｂを出力するものである。この出
力信号ＢによりＣＰＵへ割り込みをかけ、変換結果が特
異な値（範囲外）であることを示すと共に、何の要因で
割り込みが発生したのかを示すために不一致信号を出力
することでわかる。
【００２４】実施の形態６．つぎに、図６を参照しこの
発明の実施の形態６について説明する。この実施の形態
６では、実施の形態１において比較器３よりある範囲外
である時不一致信号を出力すると共に変換結果が期待値
以上の場合はオーバー信号を、変換結果が期待値以下の
場合はアンダー信号を発生するものである。このオーバ
ー信号又はアンダー信号は、通常はＣＰＵが変換結果を
読んで期待値に対して以上か以下かの処理をしなければ
ならないが、オーバー信号又はアンダー信号を発生させ
ることでＣＰＵの処理を軽減し高速化が図れる。
発明の実施の形態６について説明する。この実施の形態
６では、実施の形態１において比較器３よりある範囲外
である時不一致信号を出力すると共に変換結果が期待値
以上の場合はオーバー信号を、変換結果が期待値以下の
場合はアンダー信号を発生するものである。このオーバ
ー信号又はアンダー信号は、通常はＣＰＵが変換結果を
読んで期待値に対して以上か以下かの処理をしなければ
ならないが、オーバー信号又はアンダー信号を発生させ
ることでＣＰＵの処理を軽減し高速化が図れる。
【００２５】
【発明の効果】以上説明したように、この発明によれ
ば、Ａ／Ｄ変換の結果を前もって予想出来る期待値をＡ
／Ｄ変換終了前に設定するレジスタと、変換終了時にＡ
／Ｄ変換結果とその期待値との比較を行いその差がある
範囲以内であるかどうかを判定する比較器とを有し、そ
の結果が範囲内であれば一致信号を出力し、範囲外であ
れば不一致信号を出力するＡ／Ｄコンバータを備えたこ
とにより、Ａ／Ｄコンバータ自体が一致信号又は不一致
信号を出力するので、後段のＣＰＵでの処理が軽減さ
れ、高速化が図れる。
ば、Ａ／Ｄ変換の結果を前もって予想出来る期待値をＡ
／Ｄ変換終了前に設定するレジスタと、変換終了時にＡ
／Ｄ変換結果とその期待値との比較を行いその差がある
範囲以内であるかどうかを判定する比較器とを有し、そ
の結果が範囲内であれば一致信号を出力し、範囲外であ
れば不一致信号を出力するＡ／Ｄコンバータを備えたこ
とにより、Ａ／Ｄコンバータ自体が一致信号又は不一致
信号を出力するので、後段のＣＰＵでの処理が軽減さ
れ、高速化が図れる。
【００２６】つぎの発明によれば、動作モードが同一端
子の入力を繰返す繰り返しモードでは、前回のＡ／Ｄ変
換結果を期待値とすることにより、一致信号又は不一致
信号が出力されるので後段のＣＰＵでの処理が軽減さ
れ、高速化が図れると共に、繰り返しにより同一の入力
端子に対応した特異な値（範囲）の判定結果を検出する
ことができる。
子の入力を繰返す繰り返しモードでは、前回のＡ／Ｄ変
換結果を期待値とすることにより、一致信号又は不一致
信号が出力されるので後段のＣＰＵでの処理が軽減さ
れ、高速化が図れると共に、繰り返しにより同一の入力
端子に対応した特異な値（範囲）の判定結果を検出する
ことができる。
【００２７】つぎの発明によれば、動作モードが選択さ
れた端子を掃引してＡ／Ｄ変換する掃引モードでは、全
てのＡ／Ｄ変換結果が比較器に入力されて比較結果が一
定範囲内に収まっているか判定することになり、一致信
号又は不一致信号が出力されるので後段のＣＰＵでの処
理が軽減され、高速化が図れると共に、掃引により特定
の入力端子に対応した特異な値（範囲）の判定結果を検
出することができる。
れた端子を掃引してＡ／Ｄ変換する掃引モードでは、全
てのＡ／Ｄ変換結果が比較器に入力されて比較結果が一
定範囲内に収まっているか判定することになり、一致信
号又は不一致信号が出力されるので後段のＣＰＵでの処
理が軽減され、高速化が図れると共に、掃引により特定
の入力端子に対応した特異な値（範囲）の判定結果を検
出することができる。
【００２８】つぎの発明によれば、動作モードが選択さ
れた端子を掃引しかつ繰り返してＡ／Ｄ変換する繰り返
し掃引モードでは、重点端子の全てのＡ／Ｄ変換結果が
比較器に入力されて比較結果が一定範囲内に収まってい
るか判定することになり、一致信号又は不一致信号が出
力されるので後段のＣＰＵでの処理が軽減され、高速化
が図れると共に、掃引により特定の入力端子に対応した
特異な値（範囲）の判定結果を検出することができる。
れた端子を掃引しかつ繰り返してＡ／Ｄ変換する繰り返
し掃引モードでは、重点端子の全てのＡ／Ｄ変換結果が
比較器に入力されて比較結果が一定範囲内に収まってい
るか判定することになり、一致信号又は不一致信号が出
力されるので後段のＣＰＵでの処理が軽減され、高速化
が図れると共に、掃引により特定の入力端子に対応した
特異な値（範囲）の判定結果を検出することができる。
【００２９】つぎの発明によれば、比較器よりある範囲
外である時不一致信号を出力した場合にはこの比較器の
出力として割込み信号Ｂを出力することにより、Ａ／Ｄ
変換結果がある範囲内であれば不一致信号は出力されな
いので、後段のＣＰＵの処理が軽減され、高速化が図れ
る。また、不一致信号が出力された場合は、割込み信号
を出力することでＣＰＵへの割込みをかけ処理すること
ができる。
外である時不一致信号を出力した場合にはこの比較器の
出力として割込み信号Ｂを出力することにより、Ａ／Ｄ
変換結果がある範囲内であれば不一致信号は出力されな
いので、後段のＣＰＵの処理が軽減され、高速化が図れ
る。また、不一致信号が出力された場合は、割込み信号
を出力することでＣＰＵへの割込みをかけ処理すること
ができる。
【００３０】つぎの発明によれば、比較器よりある範囲
外である時不一致信号を出力した場合には変換結果が期
待値以上または以下の時に、それぞれオーバー、アンダ
ー信号を発生することにより、不一致信号を出した場
合、ＣＰＵが変換結果を読み込んで期待値以上又は以下
を判定する処理を軽減することができ高速化が図れる。
外である時不一致信号を出力した場合には変換結果が期
待値以上または以下の時に、それぞれオーバー、アンダ
ー信号を発生することにより、不一致信号を出した場
合、ＣＰＵが変換結果を読み込んで期待値以上又は以下
を判定する処理を軽減することができ高速化が図れる。
【図１】 この発明の実施の形態１であるＡ／Ｄコンバ
ータのブロック図である。
ータのブロック図である。
【図２】 この発明の実施の形態２であるＡ／Ｄコンバ
ータのブロック図である。
ータのブロック図である。
【図３】 この発明の実施の形態３であるＡ／Ｄコンバ
ータのブロック図である。
ータのブロック図である。
【図４】 この発明の実施の形態４であるＡ／Ｄコンバ
ータのブロック図である。
ータのブロック図である。
【図５】 この発明の実施の形態５であるＡ／Ｄコンバ
ータのブロック図である。
ータのブロック図である。
【図６】 この発明の実施の形態６であるＡ／Ｄコンバ
ータのブロック図である。
ータのブロック図である。
【図７】 従来例のＡ／Ｄコンバータのブロック図であ
る。
る。
１ Ａ／Ｄ変換器、２ 期待値レジスタ、２−１~２−
ｎ 変換結果レジスタ、３ 比較器。
ｎ 変換結果レジスタ、３ 比較器。
Claims (6)
- 【請求項１】 Ａ／Ｄ変換の結果を前もって予想出来る
期待値をＡ／Ｄ変換終了前に設定するレジスタと、変換
終了時にＡ／Ｄ変換結果とその期待値との比較を行いそ
の差がある範囲以内であるかどうかを判定する比較器と
を有し、その結果が範囲内であれば一致信号を出力し、
範囲外であれば不一致信号を出力するＡ／Ｄコンバータ
を備えたことを特徴とする半導体集積回路。 - 【請求項２】 動作モードが同一端子の入力を繰返す繰
り返しモードでは、前回のＡ／Ｄ変換結果を期待値とす
るＡ／Ｄコンバータを備えたことを特徴とする請求項１
に記載の半導体集積回路。 - 【請求項３】 動作モードが選択された端子を掃引して
Ａ／Ｄ変換する掃引モードでは、全てのＡ／Ｄ変換結果
が比較器に入力されて比較結果が一定範囲内に収まって
いるか判定するＡ／Ｄコンバータを備えたことを特徴と
する請求項１に記載の半導体集積回路。 - 【請求項４】 動作モードが選択された端子を掃引しか
つ繰り返してＡ／Ｄ変換する繰り返し掃引モードでは、
重点端子のＡ／Ｄ変換結果が比較器に入力されて比較結
果が一定範囲内に収まっているか判定するＡ／Ｄコンバ
ータを備えたことを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項５】 比較器よりある範囲外である時不一致信
号を出力した場合にはこの比較器の出力として割込み信
号Ｂを出力するＡ／Ｄコンバータを備えたことを特徴と
する請求項１に記載の半導体集積回路。 - 【請求項６】 比較器よりある範囲外である時不一致信
号を出力した場合には変換結果が期待値以上または以下
の時に、それぞれオーバー、アンダー信号を発生するＡ
／Ｄコンバータを備えたことを特徴とする請求項１に記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104163A JP2003298420A (ja) | 2002-04-05 | 2002-04-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104163A JP2003298420A (ja) | 2002-04-05 | 2002-04-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003298420A true JP2003298420A (ja) | 2003-10-17 |
Family
ID=29389573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002104163A Pending JP2003298420A (ja) | 2002-04-05 | 2002-04-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003298420A (ja) |
-
2002
- 2002-04-05 JP JP2002104163A patent/JP2003298420A/ja active Pending
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