JPH03143025A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPH03143025A JPH03143025A JP28103789A JP28103789A JPH03143025A JP H03143025 A JPH03143025 A JP H03143025A JP 28103789 A JP28103789 A JP 28103789A JP 28103789 A JP28103789 A JP 28103789A JP H03143025 A JPH03143025 A JP H03143025A
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- JP
- Japan
- Prior art keywords
- conversion result
- conversion
- signal
- register
- circuit section
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 52
- 238000001514 detection method Methods 0.000 claims abstract description 9
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ変換器に係わり、特に半導体集積回路チ
ップ上に設けられた逐次比較型Ａ／Ｄ変換器に関する。
ップ上に設けられた逐次比較型Ａ／Ｄ変換器に関する。
従来のＡ／Ｄ変換器の構成を第２図に示す。
第２図において、本Ａ／Ｄ変換器は、アナログ信号（Ａ
ＩＮ）２０を受はアナログ信号処理を行なうアナログ回
路部２１と、Ａ／Ｄ変換結果を保持する変換結果レジス
タ２７と、ＣＰＵ （図示せず）からの制御データを内
部バス２８を介して受け、アナログ回路部２１及び変換
結果レジスタ２７を制御する制御回路部２５とを含み、
構成される。
ＩＮ）２０を受はアナログ信号処理を行なうアナログ回
路部２１と、Ａ／Ｄ変換結果を保持する変換結果レジス
タ２７と、ＣＰＵ （図示せず）からの制御データを内
部バス２８を介して受け、アナログ回路部２１及び変換
結果レジスタ２７を制御する制御回路部２５とを含み、
構成される。
アナログ回路部２１は、アナログ入力端子に与えられた
、アナログ入力信号２０を出力信号２２によってサンプ
ル／ホールド及びコンパレータで比較処理を行ないコン
パレータ出力を出力信号２３として制御回路部２４に出
力し、制御回路部２５は出力信号３を受けてＡ／Ｄ変換
結果２６を、変換結果レジスタ２７に出力すると共に割
り込み要求信号２５を出力し、変換結果レジスタ２７は
、Ａ／Ｄ変換結果２６を受けＡ／Ｄ変換結果の保持を行
なう。ＣＰＵは、割り込み要求信号２５を受は割込み許
可状態であれば実行中の処理を中断し、割り込み処理に
移行する。
、アナログ入力信号２０を出力信号２２によってサンプ
ル／ホールド及びコンパレータで比較処理を行ないコン
パレータ出力を出力信号２３として制御回路部２４に出
力し、制御回路部２５は出力信号３を受けてＡ／Ｄ変換
結果２６を、変換結果レジスタ２７に出力すると共に割
り込み要求信号２５を出力し、変換結果レジスタ２７は
、Ａ／Ｄ変換結果２６を受けＡ／Ｄ変換結果の保持を行
なう。ＣＰＵは、割り込み要求信号２５を受は割込み許
可状態であれば実行中の処理を中断し、割り込み処理に
移行する。
前述した従来のＡ／Ｄ変換器は、ＣＰＵが割り込み処理
に移行した後、内部バス２８を介して変換結果レジスタ
２７の値を読み出し、Ａ／Ｄ変換結果を確認するという
ようにＡ／Ｄ変換結果には無関係に割り込み要求信号を
出力する為、ＣＰＵの処理が中断され処理能力低下を招
くという欠点があった。
に移行した後、内部バス２８を介して変換結果レジスタ
２７の値を読み出し、Ａ／Ｄ変換結果を確認するという
ようにＡ／Ｄ変換結果には無関係に割り込み要求信号を
出力する為、ＣＰＵの処理が中断され処理能力低下を招
くという欠点があった。
本発明の目的は、前記欠点が解決され、処理能力の低下
を招かないようにしたＡ／Ｄ変換器を提供することにあ
る。
を招かないようにしたＡ／Ｄ変換器を提供することにあ
る。
本発明のＡ／Ｄ変換器の構成は、Ａ／Ｄ変換中を示す制
御信号を出力する制御回路部と、制御回路部が出力する
制御信号によりリセットされるＡ／Ｄ変換結果レジスタ
と、比較データを設定する比較データレジスタと、任意
ビットの比較を禁止する変換結果比較回路部とを備え、
変換結果比較回路部で、Ａ／Ｄ変換結果レジスタと、比
較テータレジスタとを比較し、双方の値が一致したとき
検出信号を出力し、検出信号を割り込み信号として送出
させる制御ゲートを備えた事を特徴とする。
御信号を出力する制御回路部と、制御回路部が出力する
制御信号によりリセットされるＡ／Ｄ変換結果レジスタ
と、比較データを設定する比較データレジスタと、任意
ビットの比較を禁止する変換結果比較回路部とを備え、
変換結果比較回路部で、Ａ／Ｄ変換結果レジスタと、比
較テータレジスタとを比較し、双方の値が一致したとき
検出信号を出力し、検出信号を割り込み信号として送出
させる制御ゲートを備えた事を特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のＡ／Ｄ変換器を示すブロッ
ク図である。第１図において、本実施例のＡ／Ｄ変換器
は、アナログ回路部４と、変換結果レジスタ６と、制御
回路部５と、比較データレジスタ７と、変換結果比較回
路部８と、；Ｉ；ＩＪ御ゲート９とを含み、構成される
。
ク図である。第１図において、本実施例のＡ／Ｄ変換器
は、アナログ回路部４と、変換結果レジスタ６と、制御
回路部５と、比較データレジスタ７と、変換結果比較回
路部８と、；Ｉ；ＩＪ御ゲート９とを含み、構成される
。
アナログ回路部４は、アナログ入力端子に与えられたア
ナログ入力信号工を出力信号２によってサンプル／ホー
ルド及びコンパレータで比較処理を行ないコンパレータ
出力を出力信号３として出力する。
ナログ入力信号工を出力信号２によってサンプル／ホー
ルド及びコンパレータで比較処理を行ないコンパレータ
出力を出力信号３として出力する。
制御回路部５は、Ａ／Ｄ変換動作中であれば出力信号１
２を出力し、出力信号３を受けＡ／Ｄ変換結果１１を変
換結果レジスタ６に出力し、Ａ／Ｄ変換の終了を示す割
り込み要求信号１７を出力する。変換結果レジスタ６は
、Ａ／Ｄ変換結果１１を受けてラッチし保持すると共に
、変換結果比較回路部８に変換結果データ１３を出力す
る。
２を出力し、出力信号３を受けＡ／Ｄ変換結果１１を変
換結果レジスタ６に出力し、Ａ／Ｄ変換の終了を示す割
り込み要求信号１７を出力する。変換結果レジスタ６は
、Ａ／Ｄ変換結果１１を受けてラッチし保持すると共に
、変換結果比較回路部８に変換結果データ１３を出力す
る。
変換結果レジスタ６の出力信号１３は、Ａ／’Ｄ変換停
止中に制御回路部５の出力信号１２によりリセットされ
低レベルとなり、Ａ／Ｄ変換スタート後は逐次比較型Ａ
／Ｄ変換器の為、上位ビットより、１ビツト変換する毎
に変換結果に応じて低レベルのままか、又は高レベルと
なる。変換結果比較回路部８は、比較データレジスタ７
の出力値である比較データ１５と変換結果データ１３と
を比較し、双方が一致していたら検出信号１５を出力す
る。このとき、変換結果比較回路部８内の比較禁止回路
によって下位ビットを比較対象外としておけば、比較対
象となった上位ビットで一致が取れた時点で検出信号１
４が出力され、制御ゲート９は、制御回路部５０割り込
み選択信号１６で検出信号１４を選択した場合、全ピッ
）Ａ／Ｄ変換が終了する前にＣＰＵへの割り込み信号１
８を出力する。つまり、比較データに範囲を持たせた場
合、−敗検出後、速やかに割り込み信号を出力できる。
止中に制御回路部５の出力信号１２によりリセットされ
低レベルとなり、Ａ／Ｄ変換スタート後は逐次比較型Ａ
／Ｄ変換器の為、上位ビットより、１ビツト変換する毎
に変換結果に応じて低レベルのままか、又は高レベルと
なる。変換結果比較回路部８は、比較データレジスタ７
の出力値である比較データ１５と変換結果データ１３と
を比較し、双方が一致していたら検出信号１５を出力す
る。このとき、変換結果比較回路部８内の比較禁止回路
によって下位ビットを比較対象外としておけば、比較対
象となった上位ビットで一致が取れた時点で検出信号１
４が出力され、制御ゲート９は、制御回路部５０割り込
み選択信号１６で検出信号１４を選択した場合、全ピッ
）Ａ／Ｄ変換が終了する前にＣＰＵへの割り込み信号１
８を出力する。つまり、比較データに範囲を持たせた場
合、−敗検出後、速やかに割り込み信号を出力できる。
本実施例のＡ／Ｄ変換器によれば、変換結果が予め期待
した値になって初めて割り込み要求信号を出力する為、
ＣＰＵの処理能力低下を防げる。
した値になって初めて割り込み要求信号を出力する為、
ＣＰＵの処理能力低下を防げる。
以上説明したように、本発明は、Ａ／Ｄ変換結果が予め
期待した値になって初めて割り込み要求信号を出力する
為、ＣＰＵの処理能力低下を防ぐことができ、比較デー
タｔ４範囲を持たせた場合、全ピッ）Ａ／Ｄ変換終了を
待つことなく、割り込み要求信号を速やかに出力できる
という効果がある。
期待した値になって初めて割り込み要求信号を出力する
為、ＣＰＵの処理能力低下を防ぐことができ、比較デー
タｔ４範囲を持たせた場合、全ピッ）Ａ／Ｄ変換終了を
待つことなく、割り込み要求信号を速やかに出力できる
という効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例のＡ／Ｄ変換器を示すブロッ
ク図、第２図は従来のＡ／Ｄ変換器のブロック図である
。 ４，２１・・・・・・アナログ回路部、６，２７・・・
・・・変換結果レジスタ、５，２４・・・・・・制御回
路部、１０゜２８・・・・・・内部バス、８・・・・・
・変換結果比較回路、９・・・・・・制御ゲート。
ク図、第２図は従来のＡ／Ｄ変換器のブロック図である
。 ４，２１・・・・・・アナログ回路部、６，２７・・・
・・・変換結果レジスタ、５，２４・・・・・・制御回
路部、１０゜２８・・・・・・内部バス、８・・・・・
・変換結果比較回路、９・・・・・・制御ゲート。
Claims (1)
- Ａ／Ｄ変換中を示す制御信号を出力する制御回路部と、
前記制御回路部が出力する制御信号によりリセットされ
るＡ／Ｄ変換結果レジスタと、比較データを設定する比
較データレジスタと、任意ビットの比較を禁止する変換
結果比較回路部とを備え、前記変換結果比較回路部で、
前記Ａ／Ｄ変換結果レジスタと前記比較データレジスタ
とを比較し、双方の値が一致したとき検出信号を出力し
、前記検出信号を割り込み信号として送出させる制御ゲ
ートを備えた事を特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28103789A JPH03143025A (ja) | 1989-10-27 | 1989-10-27 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28103789A JPH03143025A (ja) | 1989-10-27 | 1989-10-27 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03143025A true JPH03143025A (ja) | 1991-06-18 |
Family
ID=17633415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28103789A Pending JPH03143025A (ja) | 1989-10-27 | 1989-10-27 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03143025A (ja) |
-
1989
- 1989-10-27 JP JP28103789A patent/JPH03143025A/ja active Pending
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