JPH07121501A

JPH07121501A - 半導体集積回路装置

Info

Publication number: JPH07121501A
Application number: JP5263361A
Authority: JP
Inventors: Naomiki Mitsuishi; 直幹三ッ石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-10-21
Filing date: 1993-10-21
Publication date: 1995-05-12

Abstract

(57)【要約】（修正有）【目的】Ａ／Ｄ変換器をはじめとする入力装置の入力が
所定の範囲にあるか、またはないかを自動的に検出する
ことを可能とし、検出結果を、データレジスタをリード
することなく、ＣＰＵが検知可能とした入力装置を内蔵
し、全体的な処理効率を向上したシングルチップマイク
ロコンピュータまたは半導体集積回路装置を提供する。【構成】シングルチップマイクロコンピュータに内蔵の
Ａ／Ｄ変換器をはじめとする入力装置において、所定の
値を設定するレジスタを有し、かかるレジスタの内容を
入力値または入力値を変換した結果と比較し、比較結果
に基づいて、フラグ手段の状態を変更可能とし、フラグ
手段の状態に応じてＣＰＵに割込み信号を供給可能とす
るように構成する。そして入力値が所定の範囲にある
か、またはないかを、ＣＰＵが入力装置のデータレジス
タをリードすることなく、割込みによって検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置につ
いて、おもにＡ／Ｄ変換器などの入力装置を内蔵するシ
ングルチップマイクロコンピュータに利用して有効な技
術に関するものである。

【０００２】

【従来技術】シングルチップマイクロコンピュータは、
昭和５９年１１月オーム社発行の『ＬＳＩハンドブッ
ク』Ｐ５４０およびＰ５４１に記載されるように、中央
処理装置（ＣＰＵ）を中心にしてプログラム保持用のＲ
ＯＭ（リードオンリメモリ）、データ保持用のＲＡＭ
（ランダムアクセスメモリ）、およびデータの入出力を
行うための入出力回路などの機能ブロックが１つの半導
体基板上に形成されてなる。

【０００３】かかるシングルチップマイクロコンピュー
タを用いてシステム構成を行うと、汎用マルチチップマ
イクロプロセッサなどを用いる場合に比べて実装面積の
縮小と信頼性の向上を実現することができる。

【０００４】（株）日立製作所平成元年６月発行『Ｈ８
／３３０ＨＤ６４７３３０８ＨＤ６４３３３０８
ハードウェアマニュアル』などに記載されるように、シ
ングルチップマイクロコンピュータの入出力回路として
Ａ／Ｄ変換器を内蔵したものがある。

【０００５】かかるＡ／Ｄ変換器は、８入力チャネル・
８ビット分解能であり、単一モード／スキャンモードを
選択できる。

【０００６】単一モードは１つのチャネルのアナログ入
力を変換する。

【０００７】スキャンモードは１つまたは複数のチャネ
ルのアナログ入力を、周期的に繰返し変換する。繰り返
し変換された結果は、データレジスタに格納されてい
る。データレジスタは最新の変換結果を保持している。

【０００８】ＣＰＵは所定のタイミングでデータレジス
タをリードすることによって、変換結果を利用すること
ができる。

【０００９】

【発明が解決しようとする問題点】上記従来技術におい
て、ＣＰＵは必要に応じてデータをリードすればよい
が、ＣＰＵのリード間隔よりも変換周期が短ければ、リ
ードをしない期間に変換されたアナログ入力値は無視さ
れてしまう。

【００１０】従って、この中に、異常な値が含まれてい
ても、ＣＰＵは検知できない、あるいは、異常の検出が
遅れてしまう可能性がある。

【００１１】異常な値とは、例えば、かかるシングルチ
ップマイクロコンピュータを自動車のエンジン制御に用
い、水温をアナログ値として入力する場合に、水温が通
常の値よりも高くなってしまうなどがある。

【００１２】これを、いち早く検出するためには、ＣＰ
Ｕが変換周期と同等の周期でデータレジスタをリードし
なければならない。

【００１３】この場合には、ＣＰＵが他の処理を行なう
時間が制約されてしまい、全体的な処理効率を下げてし
まう。

【００１４】

【問題点を解決するための手段】本願において開示され
る発明のうち代表的なものの概要を簡単に説明すれば下
記の通りである。

【００１５】すなわち、シングルチップマイクロコンピ
ュータに内蔵のＡ／Ｄ変換器をはじめとする入力装置に
おいて、所定の値を設定するレジスタを有し、かかるレ
ジスタの内容を入力値または入力値を変換した結果と比
較し、比較結果に基づいて、フラグ手段の状態を変更可
能とし、フラグ手段の状態に応じてＣＰＵに割込み信号
を供給可能とするように構成するものである。

【００１６】本発明の目的は、Ａ／Ｄ変換器をはじめと
する入力装置の入力が所定の範囲にあるか、またはない
かを自動的に検出することを可能とし、検出結果を、デ
ータレジスタをリードすることなく、ＣＰＵが検知可能
とした入力装置を内蔵し、全体的な処理効率を向上した
シングルチップマイクロコンピュータまたは半導体集積
回路装置を提供することにある。

【００１７】本発明の前記ならびにそのほかの目的と新
規な特長は、本発明書の記述および添付図面から明らか
になるであろう。

【００１８】

【作用】上記した手段によれば、半導体集積回路装置に
対する入力が所定の範囲にあるか、またはないかを、Ｃ
ＰＵは、データレジスタをリードすることなく、割込み
によって検出することができ、全体的な処理効率を向上
することができる。

【００１９】

【実施例】図２は本発明にかかるデータ処理装置の第一
の実施例であるシングルチップマイクロコンピュータで
ある半導体集積回路を示すブロック図である。

【００２０】かかるシングルチップマイクロコンピュー
タは、特に制限はされないものの、ＣＰＵ２００、ＲＯ
Ｍ２１０、ＲＡＭ２２０、タイマ２３０、タイマ２４
０、ＳＣＩ（シリアルコミュニケーションインタフェー
ス）２５０、Ａ／Ｄ変換器２６０、および第１乃至第９
入出力ポート（ＩＯＰ１〜ＩＯＰ９）から構成され、公
知の半導体製造技術により１つの半導体基板上に形成さ
れる。

【００２１】各ブロックは、内部バスで結合されてな
る。内部バスはアドレスバス、データバス、リード信
号、ライト信号、システムクロックを含む。

【００２２】かかるシングルチップマイクロコンピュー
タは、電源端子として、グランドレベル（Ｖｓｓ）、電
源電圧レベル（Ｖｃｃ）、アナロググランドレベル（Ａ
Ｖｓｓ）、アナログ電源電圧レベル（ＡＶｃｃ）、その
他専用制御端子として、リセット（ＲＥＳ）、スタンバ
イ（ＳＴＢＹ）、モード制御（ＭＤ０、ＭＤ１）、クロ
ック入力（ＥＸＴＡＬ、ＸＴＡＬ）端子を有する。

【００２３】各入出力ポートは、アドレスバス、データ
バス、バス制御信号あるいタイマ２３０、２４０、ＳＣ
Ｉ２５０、Ａ／Ｄ変換器２６０の入出力端子と兼用され
ている。

【００２４】例えば第６、７ポート（ＩＯＰ６、７）
は、タイマ２３０、２４０の入出力端子と兼用、第８ポ
ート（ＩＯＰ８）は、ＳＣＩの入出力端子と兼用、第９
ポート（ＩＯＰ９）は、Ａ／Ｄ変換器２６０の入力端子
と兼用にされている。

【００２５】割込み信号は、タイマ２３０、２４０、Ｓ
ＣＩ２５０、Ａ／Ｄ変換器２６０からＣＰＵ２００に供
給される。

【００２６】ＣＰＵ２００は、いわゆる割込みコントロ
ーラを含んでなる。

【００２７】割込み信号が活性状態となると、ＣＰＵ２
００は実行中の命令の終了時点で、割込み例外処理を実
行し、割込み処理ルーチンへ分岐することが可能とされ
る。

【００２８】ＣＰＵ２００の所定のビットが所定の状態
のときは割込み例外処理の実行が保留とされていてもよ
い。

【００２９】図１に、本発明の第一の実施例であるＡ／
Ｄ変換器２６０のブロック図を示す。

【００３０】Ａ／Ｄ変換器２６０は、制御回路１００、
マルチプレクサ１１０、サンプルアンドホールド回路１
２０、Ｄ／Ａ変換回路１３０、セレクタ１４０、差動増
幅器１５０、変換結果レジスタ１６０、データレジスタ
ＤＲＡ〜Ｄ、比較器１７０、比較レジスタ１８０、制御
レジスタＡＤＣＲＡおよびＡＤＣＲＢ、バスインタフェ
ース１９０からなる。

【００３１】制御回路１００は、ＣＰＵ２００から与え
られるアドレスバス・リード信号・ライト信号に基づい
て、バスインタフェースを介して、各レジスタのデータ
を入出力する。

【００３２】アドレスバスは、機能ブロック選択信号と
下位アドレス信号で構成される。

【００３３】また、制御回路１００は制御レジスタの状
態に応じて割込み要求信号をＣＰＵ２００に供給する。

【００３４】制御レジスタはＣＰＵ２００から内部バス
・バスインタフェースを介してリード／ライト可能であ
り、Ａ／Ｄ変換器２６０の動作を設定し、また、Ａ／Ｄ
変換器２６０の動作状態を表示する。

【００３５】制御回路１００は制御レジスタの設定に従
ってＡ／Ｄ変換の制御を行なう。

【００３６】制御回路１００の制御に基づいて、マルチ
プレクサはアナログ入力ＡＩＮ０〜７の選択を行なう。
アナログ入力ＡＩＮ０〜７は第９ポートと兼用の端子か
ら入力される。

【００３７】制御回路１００の制御に基づいて、サンプ
ルアンドホールド回路は選択された入力データを蓄積す
る。

【００３８】Ｄ／Ａ変換回路１３０は、ＡＶｃｃ、ＡＶ
ｓｓ間を抵抗分圧して基準電圧を生成する。

【００３９】セレクタは制御回路１００からの指定に基
づいて、基準電圧を選択し、差動増幅器１５０に供給す
る。

【００４０】８ビット分解能のＡ／Ｄ変換器において
は、ＡＶｓｓ＝０Ｖとして、０、１／２５６×ＡＶｃ
ｃ、…２５５／２５６×ＡＶｃｃの基準電圧を生成す
る。

【００４１】サンプルアンドホールド回路１２０に蓄積
したデータと、基準電圧を差動増幅器１５０で逐次比較
して、結果を１ビットずつ、指定されたデータレジスタ
に格納する。

【００４２】例えば、最初に１２８／２５６×ＡＶｃｃ
と比較して、サンプル値が大きければデータレジスタの
最上位ビットを”１”にセット、小さければ”０”にク
リアするものである。

【００４３】８ビットのデータを格納すると、変換結果
レジスタ１６０の内容がデータレジスタに転送される。
変換結果レジスタ１６０は、ＣＰＵ２００からリード／
ライトできない。

【００４４】データレジスタはＣＰＵ２００からリード
できる。

【００４５】比較レジスタ１８０はＣＰＵ２００から内
部バスを介してリード／ライト可能である。

【００４６】比較器１７０は、２入力の減算器であり、
変換結果レジスタ１８０、比較レジスタ１６０の内容を
入力し、減算のボローの検出、減算結果のゼロの検出を
行なう。

【００４７】例えば、入力値すなわち変換結果レジスタ
１６０、比較レジスタ１８０の内容をそれぞれＸ、Ｙと
し、Ｘ−Ｙの演算を行なえば、Ｘ＞Ｙはボローが発生せ
ず、ゼロでないことで検出できる。

【００４８】Ｘ≧Ｙはボローが発生しないことで検出で
きる。Ｘ≦Ｙ、Ｘ＜Ｙはそれぞれ上記の反転条件で検出
できる。

【００４９】なお、ゼロの検出は、減算結果をＺとした
とき、〜（Ｚ７＋Ｚ６＋…＋Ｚ０）とされる。

【００５０】図３に、Ａ／Ｄ変換器２６０の制御レジス
タの構成を示す。

【００５１】制御レジスタはＡＤＣＲＡ、ＡＤＣＲＢの
２つの制御レジスタからなるものである。

【００５２】なお、図４に、上記ＡＤＣＲＡのビットの
説明、図５に、上記ＡＤＣＲＢのビットの説明を示す。

【００５３】ＡＤＣＲＡのビット７はＡＤ変換開始ビッ
ト（ＡＤＳＴ）である。ＡＤＳＴビットを”１”にセッ
トするとＡ／Ｄ変換が開始される。

【００５４】ビット６は変換終了フラグ（ＡＤＥＮＤ）
であり、Ａ／Ｄ変換終了時に、自動的に”１”にセット
される。

【００５５】ＣＰＵ２００が”１”をリードした後、”
０”をライトすることにより”０”にクリアされる。

【００５６】ビット５は変換終了割込み許可ビット（Ｉ
ＥＮＤＥ）であり、ＡＤＥＮＤフラグが”１”にセット
されたときにＣＰＵ２００に割込みを要求するか、しな
いかを選択する。

【００５７】即ち、ＡＤＥＮＤフラグ、ＩＥＮＤＥビッ
トがいずれも”１”にセットされたとき、割込みを要求
する。

【００５８】ビット４は、スキャンモードビット（ＳＣ
ＡＮ）であり、指定されたチャネルを一回だけ変換する
か、繰返し変換するかを選択する。

【００５９】ＳＣＡＮ＝”０”とすると、指定された全
チャネルの変換が終了すると、自動的にＡＤＳＴビット
が”０”にクリアされ、ＡＤＥＮＤフラグが”１”にセ
ットされる。

【００６０】ＳＣＡＮ＝”１”とすると、ソフトウェア
でＡＤＳＴビットを”０”にクリアするまで変換を行な
う。指定されたチャネルを変換すると、ＡＤＥＮＤフラ
グは”１”にセットされる。

【００６１】ビット３は、間歇動作モードビット（ＩＮ
Ｔ）であり、１回の変換が終了すると待機状態となる
か、指定されたチャネルを連続して変換するかを選択す
る。

【００６２】ＩＮＴ＝”０”とすると、ＳＣＡＮ＝”
０”では指定されたチャネルの変換を行ない、ＳＣＡＮ
＝”１”では、指定された全チャネルを繰り返し連続し
て変換を行なう。

【００６３】ＩＮＴ＝”１”とすると、ＳＣＡＮ＝”
０”では、ＡＤＳＴビットを”１”にセットすると、指
定された最初のチャネルの変換を行ない、変換終了後Ａ
ＤＳＴビットを”０”にクリアして一旦停止する。

【００６４】次にＡＤＳＴビットを”１”にセットする
と、指定された次のチャネルの変換を行ない、変換終了
後ＡＤＳＴビットを”０”にクリアして停止する。

【００６５】以後、ＳＣＡＮ＝”０”では指定された全
チャネルの変換が終了するまで変換を、行なう。

【００６６】ＳＣＡＮ＝”１”では、ＡＤＳＴビット
を”１”にセットすると、指定された全チャネルを繰り
返し連続して行ない、変換終了後ＡＤＳＴビットを”
０”にクリアして一旦停止する。

【００６７】以後、ＳＣＡＮ＝”１”では、ＡＤＳＴビ
ットを”１”にセットする毎にこの動作を繰り返す。

【００６８】ビット２乃至０はチャネル選択ビット（Ｃ
Ｈ２〜０）であり、アナログ入力チャネルを指定する。

【００６９】アナログ入力チャネルの設定は、特に制限
はされないものの、前記（株）日立製作所平成元年６月
発行『Ｈ８／３３０ＨＤ６４７３３０８ＨＤ６４３
３３０８ハードウェアマニュアル』と概略同様であ
る。

【００７０】ＡＤＣＲＢのビット７は比較結果フラグ
（ＣＭＰＦ）であり、比較結果が所定の条件となった時
に、自動的に”１”にセットされる。ＣＰＵ２００が”
１”をリードした後、”０”をライトすることにより”
０”にクリアされる。

【００７１】ビット６は比較結果割込み許可ビット（Ｉ
ＣＭＰＥ）であり、ＣＭＰＦフラグが”１”にセットさ
れたときにＣＰＵ２００に割込みを要求するか、しない
かを選択する。即ち、ＣＭＰＦフラグ、ＩＣＭＰＥビッ
トがいずれも”１”にセットされたとき、割込みを要求
する。

【００７２】ビット５及びビット４は、トリガ選択ビッ
ト（ＴＲＧＳ１、０）であり、変換開始条件を設定す
る。ＡＤＳＴビットを”１”にセット条件を、ソフトウ
ェア、外部トリガ、タイマのコンペアマッチから選択す
る。外部トリガはＩＯＰ８の端子と兼用とされる。

【００７３】ビット３は、バッファ動作ビット（ＢＵＦ
Ｅ）である。バッファ動作時には、チャネル０または４
の変換結果がＤＲＡに格納され、ＤＲＡに保持されてい
た以前の変換結果がＤＲＣに転送される。

【００７４】また、チャネル１または５の変換結果がＤ
ＲＢに格納され、ＤＲＢに保持されていた以前の変換結
果がＤＲＤに転送される。ＡＤＣＲＡのＣＨＳ１ビット
を”０”にクリアし、１または２チャネルの変換を選択
した状態で有効になる。

【００７５】ビット２乃至ビット０は、比較条件ビット
（ＣＮＤ２、ＣＮＤ１、ＣＮＤ０）を設定する。

【００７６】ＣＮＤ２は比較対象とするチャネルを選択
する。ＳＣＡＮ＝”１”のとき有効である。ＣＮＤ２
＝”１”では、チャネル０またはチャネル４のみ、ＣＮ
Ｄ２＝”０”では、指定された全チャネルが比較対象と
なる。

【００７７】ＣＮＤ１、ＣＮＤ０はより大きい、より小
さい、以上、以下から選択する。比較条件が満足される
と、比較結果フラグ（ＣＭＰＦ）が”１”にセットされ
る。

【００７８】図６に、Ａ／Ｄ変換器２６０の動作タイミ
ング図の例を示す。

【００７９】Ａ／Ｄ変換器２６０は動作開始直後は変換
待機状態となる（Ｓ１）。

【００８０】この状態で、ＡＤＣＲＡ、Ｂに設定を行
う。

【００８１】その後、ソフトウェアまたは、タイマまた
は外部入力のトリガ信号によってＡＤＳＴビットを”
１”にセットすると（Ｓ２）、指定されたチャネルの変
換を開始する（Ｓ３）。

【００８２】Ａ／Ｄ変換自体については、昭和５８年８
月オーム社発行の『図解Ａ／Ｄコンバータ入門』などに
よって公知であり、また、本発明に直接の関係はないの
で詳細な説明は省略する。変換結果は選択されたデータ
レジスタに格納される。

【００８３】変換が終了（Ｓ４）すると、変換結果レジ
スタ１６０の内容と比較レジスタ１８０の内容が比較器
１７０に入力されて比較動作を行う（Ｓ５）。

【００８４】ＳＣＡＮ＝”１”では、ＣＮＤ２＝”１”
では、チャネル０またはチャネル４の変換終了時点（Ｓ
６）、ＣＮＤ２＝”０”では変換終了ごとに比較動作を
行う。

【００８５】比較結果ＣＮＤ１、ＣＮＤ０で指定した条
件が満足されると、ＣＭＰＦフラグが”１”にセットさ
れる。この条件は図８のように記述できる。ＣＭＰＦフ
ラグ、ＩＣＭＰＥビットがいずれも”１”にセットされ
たとき、ＣＰＵ２００に供給する割込み要求信号を活性
状態にして、割込みを要求する。

【００８６】割込み動作については、前記（株）日立製
作所平成元年６月発行『Ｈ８／３３０ＨＤ６４７３３
０８ＨＤ６４３３３０８ハードウェアマニュア
ル』、特開平４− ３４３１４６などによって公知で
あるので詳細な説明は省略する。

【００８７】次に、終了処理（Ｓ７）を行なう。ＳＣＡ
Ｎ＝”０”のとき、指定されたチャネルの変換が終了す
ると、ＡＤＳＴビットを”０”にクリア、ＡＤＥＮＤフ
ラグを”１”にセットして、変換を終了し、変換待機状
態に遷移する（Ｓ８）。

【００８８】また、ＳＣＡＮ＝”１”のとき、指定され
た全チャネルの変換が終了していると、ＡＤＥＮＤフラ
グを”１”にセットする。

【００８９】終了処理の時点でＡＤＳＴビットを”１”
にセットしたままであると、チャネルを更新して、変換
動作状態に遷移し、繰返し変換を行う（Ｓ９）。

【００９０】ソフトウェアによって、または間歇動作に
よって、ＡＤＳＴビットが”０”にクリアされている
と、変換動作を終了し、変換待機状態へ遷移する。

【００９１】かかる終了処理自体も、前記（株）日立製
作所平成元年６月発行『Ｈ８／３３０ＨＤ６４７３３
０８ＨＤ６４３３３０８ハードウェアマニュアル』
と同様であり、詳細な説明は省略する。

【００９２】図７に、比較器１７０のブロック図を示
す。

【００９３】比較器１７０は、減算器７１０、出力制御
回路７２０から構成される。減算器７１０は、変換結果
レジスタ１６０の出力と比較レジスタ１８０の内容を入
力する。

【００９４】Ａ／Ｄ変換器は８ビット分解能としたの
で、これらはいずれの８ビット構成とされる。

【００９５】減算器７１０は、ボロー及びゼロを出力す
る。出力制御回路７２０はボロー及びゼロを入力し、さ
らにＣＮＤ１、０ビットの出力を入力して、比較結果を
出力する。

【００９６】比較結果の出力信号はＣＭＰＦのセット信
号とされる。出力制御回路７２０の動作は図８の表を満
足するように構成される。

【００９７】図９に、Ａ／Ｄ変換器２６０の変形例を示
す。

【００９８】比較レジスタはＤ／Ａ出力値すなわち基準
電圧を選択可能とされ、選択された基準電圧が差動増幅
器９５０に入力可能とされる。

【００９９】減算器でなる比較器は削除され、差動増幅
器９５０が比較器と兼用される。差動増幅器９５０は２
値出力とし、比較条件はより大きいとより小さいとされ
る。

【０１００】制御レジスタのＩＣＭＰＥ＝”１”とし、
比較動作を指定した状態で、ＡＤＳＴビットを”１”に
セットすると、差動増幅器９５０の入力は比較レジスタ
９８０で固定的に選択され、差動増幅器９５０の出力に
よって、比較結果フラグ（ＣＭＰＦ）がセットされる。

【０１０１】変換待機状態で、ＡＤＳＴビットを”１”
にセットすると、変換動作状態に遷移する。変換動作
は、基準電圧とサンプルアンドホールド回路９２０の出
力の比較動作とされる。

【０１０２】差動増幅器９５０の出力が比較条件を満足
すれば、ＣＭＰＦフラグが”１”にセットされる。

【０１０３】変換動作が終了すると、終了動作を行な
う。前記同様に、ＳＣＡＮ＝”０”の状態ではＡＤＳＴ
ビットを”０”にクリア、ＡＤＥＮＤフラグを”１”に
セットして、変換待機状態に遷移する。

【０１０４】ＳＣＡＮ＝”１”の状態では、ＡＤＳＴビ
ットが”１”にセットされていれば、変換動作状態に遷
移する。即ち、ＡＤＳＴビットを”０”にクリアするま
で、常に差動増幅器９５０による比較を行う。

【０１０５】ある時点で入力が条件を満足すれば、比較
結果フラグ（ＣＭＰＦ）が”１”にセットされ、ＣＰＵ
２００に割込みを要求する。

【０１０６】一旦、ＣＭＰＦが”１”にセットされる
と、ＣＰＵ２００が”０”をライトするまで、ＣＭＰＦ
は”１”の状態を保持する。

【０１０７】制御レジスタのＩＣＭＰＥ＝”０”とし、
ＡＤＳＴビットを”１”にセットすると、従来同様のＡ
／Ｄ変換動作を行い、差動増幅器９５０の入力は制御回
路９００で選択され、逐次変換に従う。

【０１０８】これは前記公知のＡ／Ｄ変換器と同様の動
作となる。

【０１０９】図１０に、Ａ／Ｄ変換器２６０の別の変形
例を示す。

【０１１０】比較レジスタ１０８１、制御レジスタＡＤ
ＣＲＣが追加されている。比較器は１本であるので、制
御回路１０１０の指示に従って、変換結果を比較レジス
タ１０８０、１０８１を順次比較する。

【０１１１】比較器を２本とし、変換結果をそれぞれの
比較レジスタの内容と同時に比較してもよい。

【０１１２】図１１にＡＤＣＲＣのレジスタ構成、図１
２にＡＤＣＲＣのビットの説明を示す。

【０１１３】ビット３は、論理選択ビット（ＬＯＧＳ）
である。比較結果フラグ（ＣＭＰＦ）のセット条件を、
２回の比較結果の論理積、又は論理和とするかを選択で
きる。

【０１１４】ビット２乃至ビット０は、第二比較条件ビ
ット（ＣＮＤ５、ＣＮＤ４、ＣＮＤ３）である。

【０１１５】ＡＤＣＲＢの比較条件ビットと同様に、Ｃ
ＮＤ５は第二比較レジスタの比較対象とするチャネルを
選択する。ＣＮＤ２＝”１”かつＣＮＤ５＝”１”で
は、チャネル０またはチャネル４、ＣＮＤ２＝”０”か
つＣＮＤ５＝”１”では、チャネル１またはチャネル
５、ＣＮＤ２＝”１”では、全チャネルが比較対象とな
る。

【０１１６】従って、選択可能なチャネルは、チャネル
０または４、チャネル０及び１またはチャネル４及び
５、全チャネルが選択できる。

【０１１７】ＣＮＤ４、ＣＮＤ３は前記同様により大き
い、より小さい、以上、以下から選択する。

【０１１８】ＬＯＧＳ＝”０”のとき、比較条件または
第二比較条件の一方が満足されると、比較結果フラグ
（ＣＭＰＦ）が”１”にセットされる。ＬＯＧＳ＝”
１”のとき、比較条件及び第二比較条件の両方が満足さ
れると、比較結果フラグ（ＣＭＰＦ）が”１”にセット
される。

【０１１９】例えば、正常の入力値が第一の定数値以
上、第二の定数値以下である場合、比較結果フラグ（Ｃ
ＭＰＦ）のセット条件を、第一の定数値より小さいまた
は第二の定数値より大きいとして、異常値を検出でき
る。

【０１２０】条件が１つでよい場合は、比較レジスタ１
０８１に同じ値を設定、比較条件も同一とすればよい。
または、Ｈ’００より小さい、Ｈ’ＦＦより大きいなど
の、常に不成立の条件を設定してもよい。

【０１２１】比較レジスタ１０８０は上限値を設定し、
比較レジスタ１０８１は下限値を設定するように固定し
てもよい。

【０１２２】フラグは２ビットとし、各フラグの出力の
論理積。論理和を割込み要求信号としてもよい。

【０１２３】変換結果を、二つの比較レジスタと逐次比
較を行なった後、データレジスタに格納する。

【０１２４】上記図８で得られるセット信号を第１セッ
ト信号、上記図８のＣＮＤ１、０をＣＮＤ４、３とし、
ボロー、ゼロを第２比較レジスタとの比較で得られたも
のとし、かかる表で得られるセット信号を第２セット信
号とする。

【０１２５】ＬＯＧＳビットに従って、第１セット信号
及び第２セット信号の論理積／論理和信号によって、Ｃ
ＭＰＦフラグを”１”にセットする。

【０１２６】ＣＭＰＦフラグ、ＩＣＭＰＥビットがいず
れも”１”にセットされたとき、割込みを要求する。そ
れ以外の動作タイミングは、前記同様である。

【０１２７】本実施例をＡ／Ｄ変換器の精度テストに用
いることができる。例えば、特開昭６２−２４９２６４
あるいは特開平４−４２３２９に記載されている技術に
よれば、ＣＰＵによってアドレスが与えられ、データが
入出力されるべき内部バスに、外部からアドレスなどを
与えて、内蔵のレジスタまたはメモリをリード／ライト
し、テストの効率化を実現できる。

【０１２８】しかしながら、Ａ／Ｄ変換器には、量子化
誤差をはじめとする所定の誤差が許容される。

【０１２９】このため、変換結果として、データレジス
タを読み出しても、期待値は一義的には決定できず、前
記技術を容易には用いることができない。

【０１３０】例えば、絶対精度±１．５ＬＳＢとすれ
ば、理想的にはＨ’８０と変換されるべき入力値に対し
て、Ｈ’７Ｆ、あるいはＨ’８１の変換結果も許容され
るためである。

【０１３１】この判定をＣＰＵを用いて、シングルチッ
プマイクロコンピュータ内部で判定し、結果のみを外部
データバス、あるいは入出力ポートに出力することによ
って行なうことはできるが、前記のテスト効率化の目的
を損なってしまう。

【０１３２】これに対して、本実施例によれば、比較レ
ジスタにＨ’７Ｆ、及びＨ’８１を設定、比較条件を以
上、以下、かつ論理積とすれば、許容される変換結果
Ｈ’７Ｆ〜Ｈ’８１のいずれかに該当しているかは、デ
ータレジスタを読みだすことなく、比較結果フラグを読
みだすことによって、一義的に検査することができる。
これは全部の入力値に対して用いることができる。

【０１３３】ＡＤＣＲＢを読みだして、ビット７（ＣＭ
ＰＦ）のみを検査し、他のビットを無視すれば良い。

【０１３４】このため、前記技術によるテストの効率化
を享受することができる。

【０１３５】図１３に、テスト方法の概略を示すシング
ルチップマイクロコンピュータ１３００の主要部を示す
ブロック図である。

【０１３６】機能ブロックは、代表的にＡ／Ｄ変換器１
３１０、タイマ１３２０が示される。広義的には、バッ
ファ回路ＢＵＦＣ及びモジュール選択回路１３３０、テ
ストモード設定回路１３５０は、ＣＰＵ１３４０に、バ
ッファ回路ＢＵＦＰは入出力ポートＩＯＰ１〜４に含ま
れるとする。

【０１３７】アドレスバス、データバス、リード／ライ
ト信号は、バッファ回路ＢＵＦＣ、又はＢＵＦＰを介し
て供給される。

【０１３８】テストモードが指示されると、アドレスバ
ス、リード信号、ライト信号、データバスがバッファ回
路ＢＵＦＰを介して入出力ポートＩＯＰ１〜４を介し
て、外部と入出力可能とされる。

【０１３９】ＣＰＵ１３４０はこれらのアドレスバス、
リード信号、ライト信号、データバスからバッファ回路
ＢＵＦＣによって切り離される。なお、テストモード
は、例えば、モード端子ＭＤ０、１をいずれもロウレベ
ルとすることによって、テストモードが設定され、テス
ト信号が活性状態にされるようにする。

【０１４０】従って、外部から所定のアドレス及びリー
ド信号を与えると、所望の機能ブロック選択信号（ＣＳ
−Ａ／Ｄ、ＣＳ−ＴＭＡなど）が活性状態になり、所望
の機能ブロックが選択され、リード信号及び下位アドレ
スに従って、レジスタがリードされるリードされたデー
タはデータバス及び入出力ポート３を介して、外部に出
力される。

【０１４１】また、外部から所定のアドレス、データ及
びライト信号を与えると、所定の機能ブロックが選択さ
れ、リード信号及び下位アドレスに従って、与えられた
データが、レジスタにライトされる。

【０１４２】図１４に、Ａ／Ｄ変換器の精度テストの概
略を示すフローチャートを示す。

【０１４３】上記図１４においては１つの入力値に対す
るテストフローが示される。

【０１４４】まず、外部から順次、アドレス、ライト信
号、ライトデータが与えられて、ＡＤＣＲＡ、Ｂ、Ｃに
書き込みを行い（Ｔ１）、Ａ／Ｄ変換器の動作モードを
設定する。

【０１４５】例えば、単一モード、ソフトウェアによる
変換開始、所望のチャネルの設定、比較条件を以上、以
下の２条件の論理積とし、ＣＭＰＦビットを”０”にク
リアしておく。

【０１４６】同様に、比較レジスタに書き込みを行い
（Ｔ２）、下限値・上限値を設定する。

【０１４７】変換結果が、下限値以上かつ、上限値以下
であれば、ＣＭＰＦビットを”１”にセットする。

【０１４８】再度、ＡＤＣＲＡに書き込みを行い、ＡＤ
ＳＴビットを”１”にセットし、Ａ／Ｄ変換を開始させ
る（Ｔ３）。

【０１４９】変換時間の間、無操作のまま待機する（Ｔ
４）。

【０１５０】変換時間経過後、アドレス、リード信号、
ライト信号を与えて、ＡＤＣＲＢを読みだす（Ｔ５）。
比較結果フラグのリードデータを期待値（”１”）と比
較する。

【０１５１】不一致であれば不良品と判定される。この
とき、テスト対象は比較結果フラグだけであり、その他
のビットは無視するようにしてもよい。

【０１５２】以上で、１つの入力に対する精度テストを
終了する。データレジスタの内容を直接リードしなくて
よい。

【０１５３】必要な入力数だけ上記フローを繰り返す。

【０１５４】図１５に、Ａ／Ｄ変換器２６０のブロック
図のさらに別の変形例を示す。

【０１５５】変換結果バス１５００に、比較器１５１０
の減算結果が出力可能とされる。また、上記変換結果バ
ス１５００の内容が上記比較器１５１０に入力可能とさ
れる。

【０１５６】本実施例においては、バッファ動作が変更
される。バッファ動作が指定されると、変換終了時点
で、次の動作を順次行なう。

【０１５７】すなわち、チャネル０の、最新の変換結果
がＤＲＡに、前回の変換結果がＤＲＢに格納され、これ
らの減算結果がＤＲＣに格納される。

【０１５８】比較レジスタはＤＲＤと兼用とされ、ＤＲ
Ａの内容または減算結果ＤＲＣとの比較が可能とされ
る。データの転送は変換結果バスを用いて行なう。

【０１５９】減算器と比較器は共通である。減算を行う
場合には、ＤＲＡの内容およびＤＲＢの内容を入力し、
減算結果をＤＲＣに転送する。比較を行う場合には、Ｄ
ＲＡまたはＤＲＣの内容およびＤＲＤの内容を入力し、
ボローおよびゼロの検出結果によって比較結果フラグを
セットする。

【０１６０】本例においては、比較条件ビットの機能が
相違される。ＣＮＤ２ビットが、ＤＲＡ、ＤＲＣのいず
れを比較対象とするかを設定する。

【０１６１】ＤＲＣとの比較を選択すれば、アナログ入
力値の単位時間の変化が大きいことを検出でき、異常値
を事前に検出できる。

【０１６２】本発明は、アナログ入力値の検出のみに限
定されるものではない。入力装置一般に適用可能であ
る。例えば、タイマのインプットキャプチャ、ＳＣＩの
受信データの検出に利用できる。

【０１６３】図１６に、本発明をタイマに適用した例を
示す。

【０１６４】タイマ１６００は、タイマカウンタ１６１
０、データレジスタ４本（ＩＣＲＡ〜Ｄ）、減算器１６
２０、制御回路１６３０で構成される。

【０１６５】所定の端子に、所定の信号が入力される
と、タイマカウンタ１６１０の値がデータレジスタに転
送される。かかるインプットキャプチャによるデータ転
送がバッファ動作可能とされ、最新のキャプチャデータ
がＩＣＲＡに、前回のキャプチャデータがＩＣＲＢに格
納され、いわゆるバッファ動作が可能とされる。

【０１６６】さらに、本実施例では、これらの減算結果
がＩＣＲＣに格納される。比較レジスタはＩＣＲＤと兼
用とされ、ＩＣＲＡの内容または減算結果ＩＣＲＣとの
比較が可能とされる。

【０１６７】かかる動作は図１０のＡ／Ｄ変換器２６０
の動作と概略同様であり、詳細な説明は省略する。

【０１６８】例えば、インプットキャプチャの発生条件
を、入力信号の立上り／立ち下がりの両エッジとすれ
ば、ＤＲＣで、入力信号のパルス幅を測定できる。

【０１６９】また、インプットキャプチャの発生条件
を、入力信号の立上りエッジとすれば、ＤＲＣで、入力
信号の周期を測定できる。

【０１７０】これらの値が所定の範囲にあるかないか
を、ＣＰＵは割込みによって検出することができる。

【０１７１】インプットキャプチャの動作についての詳
細は、前記（株）日立製作所平成元年６月発行『Ｈ８／
３３０ＨＤ６４７３３０８ＨＤ６４３３３０８ハ
ードウェアマニュアル』などにより公知であるので詳細
な説明は省略する。

【０１７２】減算器１６２０は加減算回路で構成するこ
とができる。

【０１７３】例えば、図１５のタイマに、定数レジスタ
とコンパレータを設け、カウンタと定数レジスタの内容
をコンパレータでコンペアし、一致すれば、所定のコン
ペアマッチフラグをセットし、割込みを要求可能とする
ようにする。

【０１７４】この場合、一定時間毎に割込みを要求した
い場合、コンペアマッチ時にカウンタをクリアすること
を可能にしてもよい。

【０１７５】しかしながら、パルス幅などの測定を行な
いたい場合、パルスの入力途中でカウンタがクリアされ
てしまっては、測定が困難になってしまう。

【０１７６】比較動作を行なわない場合には、比較レジ
スタと定数レジスタとの加算を行なうことが可能とされ
る。

【０１７７】加算を行ない、加算結果を定数レジスタに
格納することにより、カウンタをクリアにせずに、比較
レジスタで設定した時間毎にコンペアマッチを発生、割
込みを要求することができる。

【０１７８】例えば、特開平４−２２５４０９に記載
される加算器と兼用にすることができる。

【０１７９】図１７に、本発明をＳＣＩに適用した例を
示す。

【０１８０】ＳＣＩはアドレスとデータの送受信が可能
とされ、アドレス送受信時には、マルチプロセッサビッ
ト”１”を付加して、送受信を行なう。

【０１８１】アドレスを受信すると、アドレスを判定し
て、以後の受信を行なうか、行なわないかを判定する。

【０１８２】マルチプロセッサ送受信については、
（株）日立製作所平成３年９月発行『Ｈ８／３３８シリ
ーズハードウェアマニュアル』などによって公知であ
るので詳細な説明は省略する。

【０１８３】マルチプロセッサ受信時には、まず、ＳＭ
Ｒのマルチプロセッサ受信ビットＭＰＩＥビットを”
１”にセットして、アドレス受信動作状態とする。

【０１８４】アドレス受信動作状態では、マルチプロセ
ッサビット”１”を受信するまで、受信結果を無視す
る。マルチプロセッサビット”１”を受信すると、受信
したアドレスを比較レジスタの内容と比較する。アドレ
スは比較のみに用いられ、データレジスタには格納され
ない。

【０１８５】一致しなければ、アドレス受信動作状態を
継続し、マルチプロセッサビット”１”を受信するま
で、受信結果を無視する。

【０１８６】一致すれば、ＭＰＩＥビットを”０”にク
リアして、データ受信状態となり、以後のデータを、マ
ルチプロセッサビット”１”を受信するまで、データレ
ジスタに格納する。このとき、ＳＦＲの受信完了ビット
ＲＤＲＦを”１”にセットする。ＣＰＵに割込みを要求
することができる。

【０１８７】ＣＰＵは、かかる受信完了割込みによっ
て、常に、自身のアドレスに宛たデータのみをリードす
ることができる。

【０１８８】アドレスの判定動作、あるいはＳＣＩの動
作状態の変更などを必要としない。従って、ＣＰＵの全
体的な処理効率を向上できる。

【０１８９】その後、マルチプロセッサビット”１”を
受信すると、受信したアドレスを比較レジスタの内容と
比較する。一致しなければ、アドレス受信動作状態に戻
る。一致すれば、比較レジスタ（ＤＲ）にアドレスを書
き込んでおき、データ受信状態を継続する。

【０１９０】受信完了時の動作は図１８のように記述で
きる。

【０１９１】なお、比較器１７００は、一致検出回路で
あって、この動作は図１９のように記述できる。

【０１９２】上記実施例によれば、以下の作用効果を得
るものである。

【０１９３】Ａ／Ｄ変換器のアナログ入力値、タイマの
インプットキャプチャ値、ＳＣＩの受信値などの、入力
手段の入力値、又は入力値を変換した値と比較可能にさ
れた比較データレジスタ及び比較器を設け、自動的に比
較可能とし、比較結果を表示する手段を設け、ＣＰＵな
どのデータ処理装置がリードすることなく、表示手段の
状態に基いて、割込要求信号を発生することによって、
入力値が所定の範囲にあるか、又はないかを、検出する
ことができ、シングルチップ・マイクロコンピューター
などの半導体集積回路装置全体の処理効率を向上するこ
とができる。

【０１９４】比較レジスタを２本とし、表示手段の設定
条件を、２つの比較結果の論理積又は論理和を選択可能
とすることにより、上記選択範囲をより限定的に設定す
ることができ、処理効率を更に向上することが可能とな
る。

【０１９５】Ａ／Ｄ変換器の場合、更にテストモード設
定手段と、バッファ回路を設け、ＣＰＵによってアドレ
スが与えられ、データが入出力されるべき内部バスに、
外部からアドレスなどを与えて、Ａ／Ｄ変換器のレジス
タをリード／ライト可能とすることにより、誤差を含め
たＡ／Ｄ変換の精度テストを効率化することができる。

【０１９６】２つの入力値、又は入力値を変換した値
を、減算などの演算処理した結果を、比較対称にするこ
とを可能にすることにより、ＣＰＵによる処理を行なう
ことなく、パルス幅の計算などの値の解釈を行なって、
これを比較することができ、処理効率を更に向上するこ
とが可能となる。

【０１９７】上記演算処理のための比較データレジスタ
を、入力値、又は入力値を変換した値を格納するデータ
レジスタと共通化にすることにより、論理的、物理的規
模を縮小できる。

【０１９８】Ａ／Ｄ変換器の場合、逐次比較に用いる差
動増幅器を上記比較器と兼用することにより、論理的、
物理的規模を縮小できる。

【０１９９】また、逐次比較を行なうことなく直接比較
できるので、入力して比較を行なうための時間を短縮で
きる。

【０２００】ＳＣＩの場合、受信したアドレスと、比較
レジスタに格納した自身のアドレスと比較して、比較結
果を表示し一致すれば、受信割込みを許可して以後のデ
ータ受信を行ない、一致しない場合には、以後のデータ
受信を行なわないようにすることによって、ＣＰＵの処
理によることなく、マルチプロセッサ受信動作を行なう
ことができ、使い勝手を向上し、処理効率を向上するこ
とが可能となる。

【０２０１】以上本発明者等によってなされた発明をそ
の背景となった利用分野であるシングルチップマイクロ
コンピュータに適用した場合について説明したが、本発
明は、それに限定されるものではなく、その他の半導体
集積回路装置にも適用可能であり、本発明は少なくとも
入力装置を内蔵した半導体集積回路装置に適用すること
ができる。

【０２０２】入力装置は、Ａ／Ｄ変換器、タイマ、ＳＣ
Ｉに限定されない。データを入力して処理する装置を内
蔵した半導体集積回路装置全般に適用できる。例えば、
ＤＭＡコントローラにおいて、転送するデータを検査
し、割込みを発生させるようなものであってもよい。

【０２０３】ＣＰＵ及び割込みなどの具体的な機能・構
成には何等制約されない。ＣＰＵ以外のデータ処理装
置、例えばデジタルシグナルプロセッサであってもよ
く、かかるデータ処理装置は、内蔵されなくてもよく、
外部のデータ処理装置に所定の信号を与えられればよ
い。

【０２０４】入出力回路等のシングルチップマイクロコ
ンピュータの他の機能ブロックについても種々変更可能
である。

【０２０５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０２０６】すなわち、シングルチップマイクロコンピ
ュータに内蔵のＡ／Ｄ変換器をはじめとする入力装置を
内蔵した半導体集積回路装置において、所定の値を設定
するレジスタを有し、かかるレジスタの内容を半導体集
積回路装置外部からの入力値または入力値を入力装置で
変換した値と比較し、比較結果に基づいて、表示し、さ
らにＣＰＵに割込み信号を供給可能とするように構成す
ることによって、入力値が所定の範囲にあるか、または
ないかを、ＣＰＵが入力装置のデータレジスタをリード
することなく、割込みによって検出することができ、全
体的な処理効率を向上することができる。

【図面の簡単な説明】

【図１】本発明の入力装置の第一の実施例を示すＡ／Ｄ
変換器２６０のブロック図である。

【図２】本発明が適用された半導体集積回路装置の一例
であるシングルチップマイクロコンピュータのブロック
図である。

【図３】Ａ／Ｄ変換器２６０の制御レジスタのレジスタ
構成である。

【図４】Ａ／Ｄ変換器２６０の制御レジスタ（ＡＤＣＲ
Ａ）のビットの説明である。

【図５】Ａ／Ｄ変換器２６０の制御レジスタ（ＡＤＣＲ
Ｂ）のビットの説明である。

【図６】Ａ／Ｄ変換器２６０の動作タイミングの一例で
ある。

【図７】本発明に用いられる比較器の一例であるブロッ
ク図である。

【図８】出力制御回路の動作を示すものである。

【図９】Ａ／Ｄ変換器２６０の変形例を示すブロック図
である。

【図１０】Ａ／Ｄ変換器２６０の別の変形例を示すブロ
ック図である。

【図１１】Ａ／Ｄ変換器２６０の別の制御レジスタのレ
ジスタ構成である

【図１２】Ａ／Ｄ変換器２６０の別の制御レジスタ（Ａ
ＤＣＲＣ）のビットの説明である。

【図１３】テスト方法の概略を示すシングルチップマイ
クロコンピュータの主要部のブロック図である。

【図１４】Ａ／Ｄ変換器の精度テストの概略を示すフロ
ーチャートである。

【図１５】Ａ／Ｄ変換器２６０の別の変形例を示すブロ
ック図である。

【図１６】本発明の入力装置の第二の実施例を示すタイ
マのブロック図である。

【図１７】本発明の入力装置の第三の実施例を示すＳＣ
Ｉのブロック図である。

【図１８】マルチプロセッサにおけるＳＣＩの受信完了
時の動作を示すプログラム図である。

【図１９】マルチプロセッサにおけるＳＣＩの受信完了
時の比較器１７００の動作を示すものである。

【符号の説明】

１００・・・制御回路１０１・・・選択信号１０２・・・割込み信号１１０・・・マルチプレクサ１２０・・・サンプルアンドホールド回路１３０・・・Ｄ／Ａ変換器１４０・・・セレクタ１５０・・・差動増幅器１６０・・・変換結果レジスタ１７０・・・比較器１８０・・・比較レジスタ１９０・・・バスインタフェース２００・・・ＣＰＵ２１０・・・ＲＯＭ２２０・・・ＲＡＭ２３０、２４０・・・タイマ２５０・・・ＳＣＩ２６０・・・Ａ／Ｄ変換器７１０・・・減算器７２０・・・出力制御回路９００・・・制御回路９２０・・・サンプルアンドホールド回路９５０・・・差動増幅器９８０・・・比較レジスタＡＤＣＲＡ、ＡＤＣＲＢ・・・制御レジスタＤＲＡ〜ＤＲＤ・・・データレジスタＡＩＮ０〜ＡＩＮ７・・・アナログ入力Ｖｓｓ・・・グランドレベルＶｃｃ・・・電源電圧レベルＡＶｓｓ・・・アナロググランドレベルＡＶｃｃ・・・アナログ電源電圧レベルＤ／Ａ・・・Ｄ／Ａ変換回路ＡＤＳＴ・・・ＡＤ変換開始ビットＡＤＥＮＤ・・・変換終了フラグＩＥＮＤＥ・・・変換終了割込み許可ビットＳＣＡＮ・・・スキャンモードビットＩＮＴ・・・間歇動作モードビットＣＨ２〜０・・・チャネル選択ビットＣＭＰＦ・・・比較結果フラグＩＣＭＰＥ・・・比較結果割込
み許可ビットＴＲＧＳ１、０・・・トリガ選択ビットＢＵＦＥ・・・バッファ動作ビットＣＮＤ０〜２・・・比較条件ビット

Claims

【特許請求の範囲】

【請求項１】外部からデータまたは信号を入力する入力
手段と、データ格納手段と比較手段とフラグ手段を内蔵
した半導体集積回路装置であって、前記入力手段が入力
した内容と前記データ格納手段の出力が、前記比較手段
に入力され、比較手段の比較結果によって、前記フラグ
手段の状態を変更可能であることを特徴とする半導体集
積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であっ
て、更に処理装置を有し、データ格納手段、フラグ手段
は、前記処理装置と内部バスによって接続可能とされ、
フラグ手段の出力信号を割込み要求信号として、前記処
理装置に入力することを特徴とする半導体集積回路装
置。
【請求項３】請求項１乃至２記載の半導体集積回路装置
であって、入力手段が入力した複数の内容を演算した内
容を比較手段に入力可能とすることを特徴とする半導体
集積回路装置。
【請求項４】請求項１乃至３記載の半導体集積回路装置
であって、データ格納手段を複数有し、比較手段に入力
可能とすることを特徴とする半導体集積回路装置。