JPH0736742A - プログラム動作監視回路 - Google Patents
プログラム動作監視回路Info
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- JPH0736742A JPH0736742A JP5175586A JP17558693A JPH0736742A JP H0736742 A JPH0736742 A JP H0736742A JP 5175586 A JP5175586 A JP 5175586A JP 17558693 A JP17558693 A JP 17558693A JP H0736742 A JPH0736742 A JP H0736742A
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- signal
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Abstract
(57)【要約】
【目的】 任意のアドレスが定期的にアクセスされてい
るか否かを監視しＣＰＵの暴走などの異常を監視する際
の柔軟性を向上させたプログラム動作監視回路を得る。 【構成】 アドレスバス上のアドレスデータをバッファ
レジスタに格納すると共に、設定された任意のアドレス
データをレジスタに格納し、上記バッファレジスタに格
納されたアドレスデータと上記レジスタに格納されたア
ドレスデータとを比較手段により比較し、一致したとき
に上記比較手段から出力される一致信号を基に上記監視
タイマをアクセスし、ＣＰＵの動作を監視するプログラ
ム動作監視回路である。
るか否かを監視しＣＰＵの暴走などの異常を監視する際
の柔軟性を向上させたプログラム動作監視回路を得る。 【構成】 アドレスバス上のアドレスデータをバッファ
レジスタに格納すると共に、設定された任意のアドレス
データをレジスタに格納し、上記バッファレジスタに格
納されたアドレスデータと上記レジスタに格納されたア
ドレスデータとを比較手段により比較し、一致したとき
に上記比較手段から出力される一致信号を基に上記監視
タイマをアクセスし、ＣＰＵの動作を監視するプログラ
ム動作監視回路である。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＰＵの暴走などの
異常を監視し、異常の発生を検出するプログラム動作監
視回路に関するものである。
異常を監視し、異常の発生を検出するプログラム動作監
視回路に関するものである。
【０００２】
【従来の技術】図６は、ＣＰＵが正常に動作しているか
否かを検知する従来のプログラム動作監視回路を示すブ
ロック図である。図において１はプログラム動作監視回
路が構成されている半導体集積回路、２はデータバス、
３はアドレスバス、４はＣＰＵ、５は監視タイマ、６は
出力ポート、７は外付け監視タイマ、８は出力ポート６
の特定のビット位置に接続された出力端子である。
否かを検知する従来のプログラム動作監視回路を示すブ
ロック図である。図において１はプログラム動作監視回
路が構成されている半導体集積回路、２はデータバス、
３はアドレスバス、４はＣＰＵ、５は監視タイマ、６は
出力ポート、７は外付け監視タイマ、８は出力ポート６
の特定のビット位置に接続された出力端子である。
【０００３】次に動作について説明する。いま、ＣＰＵ
４から図示していない各モジュールへの制御がアドレス
バス３およびデータバス２を介して行なわれている。Ｃ
ＰＵ４は、各モジュールの制御の合間に監視タイマ５を
アクセスし監視タイマ５へプリセット値を定期的にセッ
トする。
４から図示していない各モジュールへの制御がアドレス
バス３およびデータバス２を介して行なわれている。Ｃ
ＰＵ４は、各モジュールの制御の合間に監視タイマ５を
アクセスし監視タイマ５へプリセット値を定期的にセッ
トする。
【０００４】ＣＰＵ４が暴走等により正常にプログラム
に従った動作を実行しない場合、監視タイマ５にはプリ
セット値が定期的にセットされなくなるため、監視タイ
マ５はオーバーフロー信号若しくはアンダーフロー信号
などの割り込み信号を発生することになり、ＣＰＵ４の
動作異常を検出し知らせる。
に従った動作を実行しない場合、監視タイマ５にはプリ
セット値が定期的にセットされなくなるため、監視タイ
マ５はオーバーフロー信号若しくはアンダーフロー信号
などの割り込み信号を発生することになり、ＣＰＵ４の
動作異常を検出し知らせる。
【０００５】あるいはまた、各モジュールの制御の合間
に出力ポート６の出力端子８から“Ｌ→Ｈ→Ｌ”に変化
するストローブ信号が出力されるようなプログラムを実
行するようにして、このストローブ信号により外付け監
視タイマ７のカウンタ値をクリアする。ＣＰＵ４が暴走
などにより正常にプログラムに従った動作を実行しなく
なったときには、出力ポート６の出力端子８から前記ス
トローブ信号が出力されなくなるため、外付け監視タイ
マ７のカウンタ値はクリアされずオーバフロー信号ある
いはアンダーフロー信号などの割り込み信号を発生する
ことになり、ＣＰＵ４の動作異常を検出し知らせる。
に出力ポート６の出力端子８から“Ｌ→Ｈ→Ｌ”に変化
するストローブ信号が出力されるようなプログラムを実
行するようにして、このストローブ信号により外付け監
視タイマ７のカウンタ値をクリアする。ＣＰＵ４が暴走
などにより正常にプログラムに従った動作を実行しなく
なったときには、出力ポート６の出力端子８から前記ス
トローブ信号が出力されなくなるため、外付け監視タイ
マ７のカウンタ値はクリアされずオーバフロー信号ある
いはアンダーフロー信号などの割り込み信号を発生する
ことになり、ＣＰＵ４の動作異常を検出し知らせる。
【０００６】
【発明が解決しようとする課題】従来のプログラム動作
監視回路は以上のように構成されているので、各モジュ
ールの制御実行動作についての監視は行なわれておら
ず、また、監視タイマ５や外付け監視タイマ７へプリセ
ット値などを書き込むプログラム（異常を検出するため
のプログラム）を含む無限ループ暴走などの監視タイマ
５や外付け監視タイマ７へのアクセスが行なわれる状態
での暴走では、異常を検出することができないなどの問
題点があった。
監視回路は以上のように構成されているので、各モジュ
ールの制御実行動作についての監視は行なわれておら
ず、また、監視タイマ５や外付け監視タイマ７へプリセ
ット値などを書き込むプログラム（異常を検出するため
のプログラム）を含む無限ループ暴走などの監視タイマ
５や外付け監視タイマ７へのアクセスが行なわれる状態
での暴走では、異常を検出することができないなどの問
題点があった。
【０００７】またＣＰＵ４の異常を検出するためには、
監視タイマ５や外付け監視タイマ７へアクセスを行ない
プリセット値などを書き込むプログラムを定期的に実行
しているか否かを判断することで行なわれるため、監視
タイマ５や外付け監視タイマ７へプリセット値などを書
き込むプログラムの挿入位置は固定されており、監視内
容に応じて変えることができず柔軟性に欠ける問題点が
あった。
監視タイマ５や外付け監視タイマ７へアクセスを行ない
プリセット値などを書き込むプログラムを定期的に実行
しているか否かを判断することで行なわれるため、監視
タイマ５や外付け監視タイマ７へプリセット値などを書
き込むプログラムの挿入位置は固定されており、監視内
容に応じて変えることができず柔軟性に欠ける問題点が
あった。
【０００８】この発明は、上記のような問題点を解消す
るためになされたもので、監視タイマのアドレスを直接
アクセスすることなくＣＰＵより制御されるモジュール
などの制御対象の任意のアドレスが定期的にアクセスさ
れているか否かを監視することができ、ＣＰＵの暴走な
どの異常を監視する際の柔軟性を向上させたプログラム
動作監視回路を得ることを目的とする。
るためになされたもので、監視タイマのアドレスを直接
アクセスすることなくＣＰＵより制御されるモジュール
などの制御対象の任意のアドレスが定期的にアクセスさ
れているか否かを監視することができ、ＣＰＵの暴走な
どの異常を監視する際の柔軟性を向上させたプログラム
動作監視回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】請求項１の発明に係るプ
ログラム動作監視回路は、アドレスバス上のアドレスデ
ータをバッファレジスタに格納すると共に、任意のアド
レスデータをレジスタに格納し、上記バッファレジスタ
に格納されたアドレスデータと上記レジスタに格納され
たアドレスデータとを比較手段により比較し、一致した
ときに上記比較手段から出力される一致信号を基に監視
タイマをアクセスするようにしたものである。
ログラム動作監視回路は、アドレスバス上のアドレスデ
ータをバッファレジスタに格納すると共に、任意のアド
レスデータをレジスタに格納し、上記バッファレジスタ
に格納されたアドレスデータと上記レジスタに格納され
たアドレスデータとを比較手段により比較し、一致した
ときに上記比較手段から出力される一致信号を基に監視
タイマをアクセスするようにしたものである。
【００１０】請求項２の発明に係るプログラム動作監視
回路は、バッファレジスタに格納されたアドレスデータ
と複数の夫々のレジスタに格納された任意のアドレスデ
ータとを比較し、夫々一致したときに出力される一致信
号を計数手段により計数し、その計数値が所定の値とな
ったときに上記計数手段から出力されるオーバーフロー
信号あるいはアンダーフロー信号を基に生成され出力さ
れる監視タイマアクセス信号により、監視タイマをアク
セスするようにしたものである。
回路は、バッファレジスタに格納されたアドレスデータ
と複数の夫々のレジスタに格納された任意のアドレスデ
ータとを比較し、夫々一致したときに出力される一致信
号を計数手段により計数し、その計数値が所定の値とな
ったときに上記計数手段から出力されるオーバーフロー
信号あるいはアンダーフロー信号を基に生成され出力さ
れる監視タイマアクセス信号により、監視タイマをアク
セスするようにしたものである。
【００１１】
【作用】請求項１の発明におけるプログラム動作監視回
路は、プログラム実行動作に伴ってＣＰＵから送られて
くるバッファレジスタに格納されたアドレスデータとレ
ジスタに格納された監視対象のアドレスデータとが比較
手段により比較され、一致したときに出力される一致信
号を基に監視タイマがアクセスされ、上記レジスタに格
納されたアドレスデータが監視タイマのアドレスとして
疑似的に看做され、上記レジスタに格納されたアドレス
をＣＰＵの制御対象のモジュールなどのアドレスにする
とその制御対象のアドレスが正常にアクセスされている
か否かを上記監視タイマのアクセスとして監視すること
が可能となる。さらに上記レジスタに格納されるアドレ
スデータは任意に設定されることからＣＰＵの暴走など
の異常の監視における柔軟性が向上する。
路は、プログラム実行動作に伴ってＣＰＵから送られて
くるバッファレジスタに格納されたアドレスデータとレ
ジスタに格納された監視対象のアドレスデータとが比較
手段により比較され、一致したときに出力される一致信
号を基に監視タイマがアクセスされ、上記レジスタに格
納されたアドレスデータが監視タイマのアドレスとして
疑似的に看做され、上記レジスタに格納されたアドレス
をＣＰＵの制御対象のモジュールなどのアドレスにする
とその制御対象のアドレスが正常にアクセスされている
か否かを上記監視タイマのアクセスとして監視すること
が可能となる。さらに上記レジスタに格納されるアドレ
スデータは任意に設定されることからＣＰＵの暴走など
の異常の監視における柔軟性が向上する。
【００１２】請求項２の発明におけるプログラム動作監
視回路は、バッファレジスタに格納されたアドレスデー
タと複数のレジスタに格納されたアドレスデータとが複
数の比較手段により夫々比較され、その比較結果である
一致信号を夫々対応して設けられた計数手段が計数した
ときに、その計数手段が出力するオーバーフロー信号あ
るいはアンダーフロー信号を基に生成され出力される監
視タイマアクセス信号により監視タイマがアクセスされ
るので、上記複数のレジスタに夫々格納されたアドレス
が上記監視タイマのアドレスとして疑似的に看做される
ことになり、複数のアドレスに対し監視を行なうことが
可能となる。さらに上記レジスタに格納されるアドレス
データは任意に設定されることから、ＣＰＵの暴走など
の異常の監視における柔軟性が向上する。
視回路は、バッファレジスタに格納されたアドレスデー
タと複数のレジスタに格納されたアドレスデータとが複
数の比較手段により夫々比較され、その比較結果である
一致信号を夫々対応して設けられた計数手段が計数した
ときに、その計数手段が出力するオーバーフロー信号あ
るいはアンダーフロー信号を基に生成され出力される監
視タイマアクセス信号により監視タイマがアクセスされ
るので、上記複数のレジスタに夫々格納されたアドレス
が上記監視タイマのアドレスとして疑似的に看做される
ことになり、複数のアドレスに対し監視を行なうことが
可能となる。さらに上記レジスタに格納されるアドレス
データは任意に設定されることから、ＣＰＵの暴走など
の異常の監視における柔軟性が向上する。
【００１３】
実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１は、本実施例のプログラム動作監視回
路を示す回路図である。図１において図６と同一または
相当の部分については同一の符号を付し説明を省略す
る。図において１１はアドレスバス３上のアドレスデー
タが格納されるバッファレジスタ、１２は監視する制御
対象のアドレスデータが格納される監視アドレス設定レ
ジスタ（レジスタ）、１３はアドレスバス３上のアドレ
スデータをバッファレジスタ１１に取り込み格納するた
めの取り込み信号線、１４はバッファレジスタ１１に格
納されたアドレスデータと監視アドレス設定レジスタ１
２に格納されたアドレスデータとの比較を指令する比較
指令信号が出力される比較信号線、１５〜１７はバッフ
ァレジスタ１１に格納されたアドレスデータと監視アド
レス設定レジスタ１２に格納されたアドレスデータとの
各ビット間の比較を行ない、両者が一致したときに一致
信号を出力する一致判定回路（比較手段）、１８〜２０
はラッチ回路である。
て説明する。図１は、本実施例のプログラム動作監視回
路を示す回路図である。図１において図６と同一または
相当の部分については同一の符号を付し説明を省略す
る。図において１１はアドレスバス３上のアドレスデー
タが格納されるバッファレジスタ、１２は監視する制御
対象のアドレスデータが格納される監視アドレス設定レ
ジスタ（レジスタ）、１３はアドレスバス３上のアドレ
スデータをバッファレジスタ１１に取り込み格納するた
めの取り込み信号線、１４はバッファレジスタ１１に格
納されたアドレスデータと監視アドレス設定レジスタ１
２に格納されたアドレスデータとの比較を指令する比較
指令信号が出力される比較信号線、１５〜１７はバッフ
ァレジスタ１１に格納されたアドレスデータと監視アド
レス設定レジスタ１２に格納されたアドレスデータとの
各ビット間の比較を行ない、両者が一致したときに一致
信号を出力する一致判定回路（比較手段）、１８〜２０
はラッチ回路である。
【００１４】２１は一致判定回路１５〜１７から一致信
号が同時に出力されたときに、バッファレジスタ１１に
格納されたアドレスデータと監視アドレス設定レジスタ
１２に格納されたアドレスデータとが一致していること
を示す信号を出力するＮＡＮＤ回路（比較手段）、２２
は出力バッファとして用いられタイマアクセス信号を出
力するインバータ回路（監視タイマアクセス信号出力回
路）、２３はタイマアクセス信号が出力される出力端
子、２４は監視タイマである。この監視タイマ２４は、
プログラム動作監視回路が構成された半導体集積回路１
に対し外付けされている。
号が同時に出力されたときに、バッファレジスタ１１に
格納されたアドレスデータと監視アドレス設定レジスタ
１２に格納されたアドレスデータとが一致していること
を示す信号を出力するＮＡＮＤ回路（比較手段）、２２
は出力バッファとして用いられタイマアクセス信号を出
力するインバータ回路（監視タイマアクセス信号出力回
路）、２３はタイマアクセス信号が出力される出力端
子、２４は監視タイマである。この監視タイマ２４は、
プログラム動作監視回路が構成された半導体集積回路１
に対し外付けされている。
【００１５】図２は、本実施例のプログラム動作監視回
路が自動車エンジン制御に用いられたときの自動車エン
ジン制御回路の構成を示すブロック図である。図２にお
いて図１と同一または相当の部分については同一の符号
を付し説明を省略する。
路が自動車エンジン制御に用いられたときの自動車エン
ジン制御回路の構成を示すブロック図である。図２にお
いて図１と同一または相当の部分については同一の符号
を付し説明を省略する。
【００１６】図において、３１はＣＰＵ、３２は水温や
気圧のデータをディジタルデータに変換するためのＡ／
Ｄ変換器でありモジュールの１つである。３３はエンジ
ンの回転数を計測したり、プラグの点火などのコントロ
ールを行なうためのタイマであり、このタイマ３３も１
つのモジュールである。３４はレギュレータ３５の制御
ポートである。
気圧のデータをディジタルデータに変換するためのＡ／
Ｄ変換器でありモジュールの１つである。３３はエンジ
ンの回転数を計測したり、プラグの点火などのコントロ
ールを行なうためのタイマであり、このタイマ３３も１
つのモジュールである。３４はレギュレータ３５の制御
ポートである。
【００１７】次にこの自動車エンジン制御の場合の動作
について図１と図２に基づいて説明する。ＣＰＵ３１
は、エンジンの回転数を計測したり、プラグの点火など
のコントロールを行なうため、定期的にタイマ３３のア
ドレスデータをアドレスバス３に出力する。同時にま
た、アドレスバス３に出力されたアドレスデータをバッ
ファレジスタ１１に取り込み格納するための取り込み信
号が、取り込み信号線１３に出力される。したがって、
アドレスバス３に出力されたタイマ３３のアドレスデー
タはバッファレジスタ１１に格納される。一方、監視ア
ドレス設定レジスタ１２には、データバス２を介してあ
らかじめＣＰＵ３１からタイマ３３のアドレスデータが
格納されている。
について図１と図２に基づいて説明する。ＣＰＵ３１
は、エンジンの回転数を計測したり、プラグの点火など
のコントロールを行なうため、定期的にタイマ３３のア
ドレスデータをアドレスバス３に出力する。同時にま
た、アドレスバス３に出力されたアドレスデータをバッ
ファレジスタ１１に取り込み格納するための取り込み信
号が、取り込み信号線１３に出力される。したがって、
アドレスバス３に出力されたタイマ３３のアドレスデー
タはバッファレジスタ１１に格納される。一方、監視ア
ドレス設定レジスタ１２には、データバス２を介してあ
らかじめＣＰＵ３１からタイマ３３のアドレスデータが
格納されている。
【００１８】比較信号線１４に比較指令信号が出力され
ると、バッファレジスタ１１に格納されているアドレス
データと監視アドレス設定レジスタ１２に格納されてい
るアドレスデータの各ビット毎に一致判定回路１５〜１
７が比較を行ない、一致判定回路１５〜１７の全てから
一致信号が出力される。するとＮＡＮＤ回路２１から
は、バッファレジスタ１１に格納されたアドレスデータ
と監視アドレス設定レジスタ１２に格納されたアドレス
データとが一致していることを示す信号がインバータ回
路２２に出力される。この信号は、インバータ回路２２
において反転され、出力端子２３から監視タイマ２４に
出力され、監視タイマ２４をアクセスすることになる。
ると、バッファレジスタ１１に格納されているアドレス
データと監視アドレス設定レジスタ１２に格納されてい
るアドレスデータの各ビット毎に一致判定回路１５〜１
７が比較を行ない、一致判定回路１５〜１７の全てから
一致信号が出力される。するとＮＡＮＤ回路２１から
は、バッファレジスタ１１に格納されたアドレスデータ
と監視アドレス設定レジスタ１２に格納されたアドレス
データとが一致していることを示す信号がインバータ回
路２２に出力される。この信号は、インバータ回路２２
において反転され、出力端子２３から監視タイマ２４に
出力され、監視タイマ２４をアクセスすることになる。
【００１９】エンジンの回転数やプラグの点火などのコ
ントロールを行なうためタイマ３３へのアクセスは定期
的に行なわれているので、ＣＰＵ３１が正常に動作して
いる限り監視タイマ２４は定期的にアクセスされること
になる。監視タイマ２４は、アクセスされることでゼロ
リセットあるいは所定のプリセットデータがセットされ
るため、定期的にアクセスされている状態のときにはオ
ーバーフロー信号あるいはアンダーフロー信号を出力す
ることはなく、一方またＣＰＵ３１が暴走したようなと
きには、バッファレジスタ１１に定期的にタイマ３３の
アドレスが格納されなくなるため、監視タイマ２４は定
期的にアクセスされなくなってオーバーフロー信号ある
いはアンダーフロー信号を出力することになり、ＣＰＵ
３１の異常を検出し出力する。
ントロールを行なうためタイマ３３へのアクセスは定期
的に行なわれているので、ＣＰＵ３１が正常に動作して
いる限り監視タイマ２４は定期的にアクセスされること
になる。監視タイマ２４は、アクセスされることでゼロ
リセットあるいは所定のプリセットデータがセットされ
るため、定期的にアクセスされている状態のときにはオ
ーバーフロー信号あるいはアンダーフロー信号を出力す
ることはなく、一方またＣＰＵ３１が暴走したようなと
きには、バッファレジスタ１１に定期的にタイマ３３の
アドレスが格納されなくなるため、監視タイマ２４は定
期的にアクセスされなくなってオーバーフロー信号ある
いはアンダーフロー信号を出力することになり、ＣＰＵ
３１の異常を検出し出力する。
【００２０】また、監視タイマ２４が定期的にアクセス
されず監視タイマ２４からオーバーフロー信号あるいは
アンダーフロー信号が出力されるときには、監視アドレ
ス設定レジスタ１２に格納されたタイマ３３のアドレス
と一致するアドレスデータがアドレスバス３に出力され
ていないことであるから、タイマ３３へのアクセスが正
常に行なわれていないことを知ることができる。
されず監視タイマ２４からオーバーフロー信号あるいは
アンダーフロー信号が出力されるときには、監視アドレ
ス設定レジスタ１２に格納されたタイマ３３のアドレス
と一致するアドレスデータがアドレスバス３に出力され
ていないことであるから、タイマ３３へのアクセスが正
常に行なわれていないことを知ることができる。
【００２１】さらに、監視アドレス設定レジスタ１２に
格納するアドレスをＡ／Ｄ変換器３２のアドレスにする
ことで、タイマ３３に代えてＡ／Ｄ変換器３２のアドレ
スについてのアクセスが正常に行なわれているか否かを
知ることができ、またこのＡ／Ｄ変換器３２のアドレス
を基にＣＰＵ３１の暴走などの異常が監視できることに
なる。
格納するアドレスをＡ／Ｄ変換器３２のアドレスにする
ことで、タイマ３３に代えてＡ／Ｄ変換器３２のアドレ
スについてのアクセスが正常に行なわれているか否かを
知ることができ、またこのＡ／Ｄ変換器３２のアドレス
を基にＣＰＵ３１の暴走などの異常が監視できることに
なる。
【００２２】図３は、以上説明した動作におけるプログ
ラム動作監視回路の内部クロックと取り込み信号と比較
指令信号、さらにタイマ３３やＡ／Ｄ変換器３２をアク
セスするためアドレスバス３に出力されるアドレスデー
タを示すタイミングチャートである。
ラム動作監視回路の内部クロックと取り込み信号と比較
指令信号、さらにタイマ３３やＡ／Ｄ変換器３２をアク
セスするためアドレスバス３に出力されるアドレスデー
タを示すタイミングチャートである。
【００２３】実施例２．以下、請求項２の発明の一実施
例を図について説明する。図４は、本実施例のプログラ
ム動作監視回路を示す回路図である。図４において図１
と同一または相当の部分については同一の符号を付し説
明を省略する。
例を図について説明する。図４は、本実施例のプログラ
ム動作監視回路を示す回路図である。図４において図１
と同一または相当の部分については同一の符号を付し説
明を省略する。
【００２４】図において、３８は第２の監視アドレス設
定レジスタ（レジスタ）である。この第２の監視アドレ
ス設定レジスタ３８には、データバス２を介してアドレ
スデータが格納される。このアドレスデータは、ＣＰＵ
３１が正常に動作してアクセスが行なわれているか否か
を監視するための図２に示したＡ／Ｄ変換器３２やタイ
マ３３などのモジュールのアドレスなどを示している。
定レジスタ（レジスタ）である。この第２の監視アドレ
ス設定レジスタ３８には、データバス２を介してアドレ
スデータが格納される。このアドレスデータは、ＣＰＵ
３１が正常に動作してアクセスが行なわれているか否か
を監視するための図２に示したＡ／Ｄ変換器３２やタイ
マ３３などのモジュールのアドレスなどを示している。
【００２５】一致判定回路（比較手段）３９はバッファ
レジスタ１１に格納されたアドレスデータと第２の監視
アドレス設定レジスタ３８に格納されたアドレスデータ
との一致を判定する回路であり、一致していると判定し
たときには一致信号を出力する。一致判定回路（比較手
段）４０はバッファレジスタ１１に格納されたアドレス
データと監視アドレス設定レジスタ１２に格納されたア
ドレスデータとの一致を判定する回路であり、一致して
いると判定したときには一致信号を出力する。
レジスタ１１に格納されたアドレスデータと第２の監視
アドレス設定レジスタ３８に格納されたアドレスデータ
との一致を判定する回路であり、一致していると判定し
たときには一致信号を出力する。一致判定回路（比較手
段）４０はバッファレジスタ１１に格納されたアドレス
データと監視アドレス設定レジスタ１２に格納されたア
ドレスデータとの一致を判定する回路であり、一致して
いると判定したときには一致信号を出力する。
【００２６】４２は第１の１ビットダウンカウンタ（計
数手段）であり、一致判定回路３９から出力される一致
信号を計数しその内部状態を「１」づつ減算し、内部状
態が「０」になるとアンダーフロー信号を出力し、また
セット信号によりプリセット値「１」がセットされる。
４３は第２の１ビットダウンカウンタ（計数手段）であ
り、一致判定回路４０から出力される一致信号を計数し
その内部状態を「１」づつ減算し、内部状態が「０」に
なるとアンダーフロー信号を出力し、またセット信号に
よりプリセット値「１」がセットされる。
数手段）であり、一致判定回路３９から出力される一致
信号を計数しその内部状態を「１」づつ減算し、内部状
態が「０」になるとアンダーフロー信号を出力し、また
セット信号によりプリセット値「１」がセットされる。
４３は第２の１ビットダウンカウンタ（計数手段）であ
り、一致判定回路４０から出力される一致信号を計数し
その内部状態を「１」づつ減算し、内部状態が「０」に
なるとアンダーフロー信号を出力し、またセット信号に
よりプリセット値「１」がセットされる。
【００２７】４４はＮＡＮＤ回路（監視タイマアクセス
信号出力回路）であり、第１の１ビットダウンカウンタ
４２と第２の１ビットダウンカウンタ４３から出力され
るアンダーフロー信号のＮＡＮＤ演算を行ない、監視タ
イマアクセス信号を出力する回路である。４５は第２の
インバータ回路であり、ＮＡＮＤ回路４４の出力から前
記セット信号を生成し出力する回路である。
信号出力回路）であり、第１の１ビットダウンカウンタ
４２と第２の１ビットダウンカウンタ４３から出力され
るアンダーフロー信号のＮＡＮＤ演算を行ない、監視タ
イマアクセス信号を出力する回路である。４５は第２の
インバータ回路であり、ＮＡＮＤ回路４４の出力から前
記セット信号を生成し出力する回路である。
【００２８】次に動作について図２に示す自動車エンジ
ン制御の場合について説明する。ＣＰＵ３１は、エンジ
ンの回転数を計測したりプラグの点火などのコントロー
ルを行なうため、タイマ３３やＡ／Ｄ変換器３２を定期
的にアクセスするためのタイマ３３およびＡ／Ｄ変換器
３２のアドレスデータをアドレスバス３に出力してい
る。一方、監視アドレス設定レジスタ１２には、データ
バス２を介して送られてきたタイマ３３のアドレスデー
タが格納されており、また第２の監視アドレス設定レジ
スタ３８にはＡ／Ｄ変換器３２のアドレスデータが格納
されている。
ン制御の場合について説明する。ＣＰＵ３１は、エンジ
ンの回転数を計測したりプラグの点火などのコントロー
ルを行なうため、タイマ３３やＡ／Ｄ変換器３２を定期
的にアクセスするためのタイマ３３およびＡ／Ｄ変換器
３２のアドレスデータをアドレスバス３に出力してい
る。一方、監視アドレス設定レジスタ１２には、データ
バス２を介して送られてきたタイマ３３のアドレスデー
タが格納されており、また第２の監視アドレス設定レジ
スタ３８にはＡ／Ｄ変換器３２のアドレスデータが格納
されている。
【００２９】そして、図３に示すタイミングチャートに
示すように、アドレスバス３を介して送られてくるアド
レスデータと同時に取り込み信号線１３へ取り込み信号
が出力されるため、バッファレジスタ１１には最初にタ
イマ３３のアドレスが格納される。
示すように、アドレスバス３を介して送られてくるアド
レスデータと同時に取り込み信号線１３へ取り込み信号
が出力されるため、バッファレジスタ１１には最初にタ
イマ３３のアドレスが格納される。
【００３０】次に、比較信号線１４を介して送られてく
る比較指令信号により、監視アドレス設定レジスタ１２
に格納されているタイマ３３のアドレスデータとバッフ
ァレジスタ１１に格納されているアドレスデータとが一
致判定回路４０により比較される。この比較の結果、一
致していると判定されたときには一致信号が一致判定回
路４０から第２の１ビットダウンカウンタ４３に出力さ
れ計数される。第２の１ビットダウンカウンタ４３には
プリセット値「１」がセットされているため、第２の１
ビットダウンカウンタ４３の内部状態は「０」となり、
アンダーフロー信号がＮＡＮＤ回路４４の一方の入力端
子に出力されている状態となる。
る比較指令信号により、監視アドレス設定レジスタ１２
に格納されているタイマ３３のアドレスデータとバッフ
ァレジスタ１１に格納されているアドレスデータとが一
致判定回路４０により比較される。この比較の結果、一
致していると判定されたときには一致信号が一致判定回
路４０から第２の１ビットダウンカウンタ４３に出力さ
れ計数される。第２の１ビットダウンカウンタ４３には
プリセット値「１」がセットされているため、第２の１
ビットダウンカウンタ４３の内部状態は「０」となり、
アンダーフロー信号がＮＡＮＤ回路４４の一方の入力端
子に出力されている状態となる。
【００３１】次にアドレスバス３には、Ａ／Ｄ変換器３
２のアドレスデータが出力される。そして、取り込み信
号線１３に出力される取り込み信号により、今度はアド
レスバス３に出力されたＡ／Ｄ変換器３２のアドレスデ
ータがバッファレジスタ１１に取り込まれ格納される。
２のアドレスデータが出力される。そして、取り込み信
号線１３に出力される取り込み信号により、今度はアド
レスバス３に出力されたＡ／Ｄ変換器３２のアドレスデ
ータがバッファレジスタ１１に取り込まれ格納される。
【００３２】次に、比較信号線１４を介して送られてく
る比較指令信号により、第２の監視アドレス設定レジス
タ３８に格納されているＡ／Ｄ変換器３２のアドレスデ
ータとバッファレジスタ１１に格納されているアドレス
データとが一致判定回路３９により比較される。この比
較の結果、一致していると判定されたときには一致信号
が一致判定回路３９から第１の１ビットダウンカウンタ
４２に出力され計数される。第１の１ビットダウンカウ
ンタ４２にはプリセット値「１」がセットされているた
め、第１の１ビットダウンカウンタ４２の内部状態は
「０」となり、アンダーフロー信号がＮＡＮＤ回路４４
の他方の入力端子に出力される。この結果、ＮＡＮＤ回
路４４からは監視タイマアクセス信号が第２のインバー
タ回路４５とインバータ回路２２に出力される。
る比較指令信号により、第２の監視アドレス設定レジス
タ３８に格納されているＡ／Ｄ変換器３２のアドレスデ
ータとバッファレジスタ１１に格納されているアドレス
データとが一致判定回路３９により比較される。この比
較の結果、一致していると判定されたときには一致信号
が一致判定回路３９から第１の１ビットダウンカウンタ
４２に出力され計数される。第１の１ビットダウンカウ
ンタ４２にはプリセット値「１」がセットされているた
め、第１の１ビットダウンカウンタ４２の内部状態は
「０」となり、アンダーフロー信号がＮＡＮＤ回路４４
の他方の入力端子に出力される。この結果、ＮＡＮＤ回
路４４からは監視タイマアクセス信号が第２のインバー
タ回路４５とインバータ回路２２に出力される。
【００３３】第２のインバータ回路４５は、監視タイマ
アクセス信号によりセット信号を生成し、第１の１ビッ
トダウンカウンタ４２と第２の１ビットダウンカウンタ
４３のプリセット端子に供給し、第１の１ビットダウン
カウンタ４２と第２の１ビットダウンカウンタ４３の内
部状態を「１」にセットする。
アクセス信号によりセット信号を生成し、第１の１ビッ
トダウンカウンタ４２と第２の１ビットダウンカウンタ
４３のプリセット端子に供給し、第１の１ビットダウン
カウンタ４２と第２の１ビットダウンカウンタ４３の内
部状態を「１」にセットする。
【００３４】またインバータ回路２２からは、監視タイ
マアクセス信号が反転されて出力端子２３に出力され、
その出力端子２３に接続された監視タイマ２４をアクセ
スすることなる。
マアクセス信号が反転されて出力端子２３に出力され、
その出力端子２３に接続された監視タイマ２４をアクセ
スすることなる。
【００３５】以上説明したようにこの実施例では、Ａ／
Ｄ変換器３２やタイマ３３に対するアクセスはＣＰＵ３
１により定期的に繰り返し行なわれていることから、Ｃ
ＰＵ３１が暴走し１度でもＡ／Ｄ変換器３２やタイマ３
３に対するアクセスが行なわれない状態になると、出力
端子２３に接続される監視タイマ２４へのアクセスが行
なわれない状態になるため、監視タイマ２４からは異常
を示す信号が出力されることになる。つまり、Ａ／Ｄ変
換器３２とタイマ３３の２つのモジュールのアドレスを
監視することで、プログラム動作監視回路としての監視
能力を向上させている。
Ｄ変換器３２やタイマ３３に対するアクセスはＣＰＵ３
１により定期的に繰り返し行なわれていることから、Ｃ
ＰＵ３１が暴走し１度でもＡ／Ｄ変換器３２やタイマ３
３に対するアクセスが行なわれない状態になると、出力
端子２３に接続される監視タイマ２４へのアクセスが行
なわれない状態になるため、監視タイマ２４からは異常
を示す信号が出力されることになる。つまり、Ａ／Ｄ変
換器３２とタイマ３３の２つのモジュールのアドレスを
監視することで、プログラム動作監視回路としての監視
能力を向上させている。
【００３６】なお、上記実施例において第１の１ビット
ダウンカウンタ４２と第２の１ビットダウンカウンタ４
３の代りに１ビットのラッチ回路を用いることも可能で
ある。
ダウンカウンタ４２と第２の１ビットダウンカウンタ４
３の代りに１ビットのラッチ回路を用いることも可能で
ある。
【００３７】実施例３．図５は、以上説明した請求項１
〜請求項２の発明の別の実施例であり、この実施例で
は、監視タイマ５６が半導体集積回路１と同一のパッケ
ージ内に一体的に構成された内部監視タイマとして設け
られている場合を示しており、監視タイマ２４を外付け
する必要がなくなる。
〜請求項２の発明の別の実施例であり、この実施例で
は、監視タイマ５６が半導体集積回路１と同一のパッケ
ージ内に一体的に構成された内部監視タイマとして設け
られている場合を示しており、監視タイマ２４を外付け
する必要がなくなる。
【００３８】
【発明の効果】以上のように、請求項１の発明によれ
ば、監視タイマのアドレスを直接アクセスすることなく
レジスタに格納されたアドレスを上記監視タイマのアド
レスとして疑似的に看做すことができるようにすると共
に、そのアドレスを任意に設定することができるように
構成したので、ＣＰＵが制御対象の特定のアドレスを定
期的にアクセスしているか否かを監視できると共に、監
視を行なう際の柔軟性が向上する効果がある。
ば、監視タイマのアドレスを直接アクセスすることなく
レジスタに格納されたアドレスを上記監視タイマのアド
レスとして疑似的に看做すことができるようにすると共
に、そのアドレスを任意に設定することができるように
構成したので、ＣＰＵが制御対象の特定のアドレスを定
期的にアクセスしているか否かを監視できると共に、監
視を行なう際の柔軟性が向上する効果がある。
【００３９】請求項２の発明によれば、監視タイマのア
ドレスを直接アクセスすることなく複数のレジスタに夫
々格納されたアドレスを上記監視タイマのアドレスとし
て疑似的に看做すことができるようにすると共に、それ
らアドレスは任意に設定することができるように構成し
たので、ＣＰＵが正常に動作して複数の制御対象の特定
のアドレスを定期的にアクセスしているか否かを監視で
きると共に、監視を行なう際の柔軟性が向上する効果が
ある。
ドレスを直接アクセスすることなく複数のレジスタに夫
々格納されたアドレスを上記監視タイマのアドレスとし
て疑似的に看做すことができるようにすると共に、それ
らアドレスは任意に設定することができるように構成し
たので、ＣＰＵが正常に動作して複数の制御対象の特定
のアドレスを定期的にアクセスしているか否かを監視で
きると共に、監視を行なう際の柔軟性が向上する効果が
ある。
【図１】請求項１の発明の一実施例によるプログラム動
作監視回路を示す回路図である。
作監視回路を示す回路図である。
【図２】請求項１の発明の一実施例によるプログラム動
作監視回路を用いた自動車エンジン制御回路の構成を示
すブロック図である。
作監視回路を用いた自動車エンジン制御回路の構成を示
すブロック図である。
【図３】請求項１の発明の一実施例によるプログラム動
作監視回路における内部クロックと取り込み信号と比較
指令信号とアドレスバス上のアドレスデータを示すタイ
ミングチャートである。
作監視回路における内部クロックと取り込み信号と比較
指令信号とアドレスバス上のアドレスデータを示すタイ
ミングチャートである。
【図４】請求項２の発明の一実施例によるプログラム動
作監視回路を示す回路図である。
作監視回路を示す回路図である。
【図５】請求項１と請求項２の発明の別の実施例による
プログラム動作監視回路を示す回路図である。
プログラム動作監視回路を示す回路図である。
【図６】従来のプログラム動作監視回路を示すブロック
図である。
図である。
２ データバス ３ アドレスバス １１ バッファレジスタ １２ 監視アドレス設定レジスタ（レジスタ） １５，１６，１７，３９，４０ 一致判定回路（比較手
段） ２１ ＮＡＮＤ回路（比較手段） ２４ 監視タイマ ３８ 第２の監視アドレス設定レジスタ（レジスタ） ４２ 第１の１ビットダウンカウンタ（計数手段） ４３ 第２の１ビットダウンカウンタ（計数手段） ４４ ＮＡＮＤ回路（監視タイマアクセス信号出力回
路）
段） ２１ ＮＡＮＤ回路（比較手段） ２４ 監視タイマ ３８ 第２の監視アドレス設定レジスタ（レジスタ） ４２ 第１の１ビットダウンカウンタ（計数手段） ４３ 第２の１ビットダウンカウンタ（計数手段） ４４ ＮＡＮＤ回路（監視タイマアクセス信号出力回
路）
Claims (2)
- 【請求項１】 アドレスバスおよびデータバスなどに接
続されたモジュールを制御するＣＰＵの暴走などの異常
を監視タイマのアクセスにより監視するプログラム動作
監視回路において、上記アドレスバス上のアドレスデー
タを格納するバッファレジスタと、設定された任意のア
ドレスデータを格納するレジスタと、上記バッファレジ
スタに格納されたアドレスデータと上記レジスタに格納
されたアドレスデータとを比較し、一致したときに一致
信号を出力する比較手段と、上記一致信号を基に上記監
視タイマをアクセスする監視タイマアクセス信号出力回
路とを備えたことを特徴とするプログラム動作監視回
路。 - 【請求項２】 アドレスバスおよびデータバスなどに接
続されたモジュールを制御するＣＰＵの暴走などの異常
を監視タイマのアクセスにより監視するプログラム動作
監視回路において、上記アドレスバス上のアドレスデー
タを格納するバッファレジスタと、設定された任意のア
ドレスデータを格納する複数のレジスタと、上記バッフ
ァレジスタに格納されたアドレスデータと上記複数のレ
ジスタに格納されたアドレスデータとを夫々比較し、一
致したときに夫々一致信号を出力する複数の比較手段
と、上記一致信号を夫々計数し、その計数値が所定の値
となったときにオーバーフロー信号あるいはアンダーフ
ロー信号を生成し出力する複数の計数手段と、上記複数
の計数手段から上記オーバーフロー信号あるいはアンダ
ーフロー信号が夫々出力されたときに監視タイマアクセ
ス信号を上記監視タイマに出力する監視タイマアクセス
信号出力回路とを備えたことを特徴とするプログラム動
作監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5175586A JPH0736742A (ja) | 1993-07-15 | 1993-07-15 | プログラム動作監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5175586A JPH0736742A (ja) | 1993-07-15 | 1993-07-15 | プログラム動作監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0736742A true JPH0736742A (ja) | 1995-02-07 |
Family
ID=15998677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5175586A Pending JPH0736742A (ja) | 1993-07-15 | 1993-07-15 | プログラム動作監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736742A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6312787B1 (en) | 1995-06-14 | 2001-11-06 | Mitsubishi Rayon Co., Ltd. | Resin sheet, process and apparatus for producing same, surface light source element and laminate |
| GB2425863A (en) * | 2005-04-26 | 2006-11-08 | Advanced Risc Mach Ltd | Data processor monitor with a timer and control logic that sends s control signal to the processor if a set address is not accessed |
| JP2015228077A (ja) * | 2014-05-30 | 2015-12-17 | 株式会社日立情報通信エンジニアリング | マイクロプロセッサ自動復帰システム |
| GB2563673A (en) * | 2017-06-23 | 2018-12-26 | Wolffe David | Detachable baby carrier |
-
1993
- 1993-07-15 JP JP5175586A patent/JPH0736742A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6312787B1 (en) | 1995-06-14 | 2001-11-06 | Mitsubishi Rayon Co., Ltd. | Resin sheet, process and apparatus for producing same, surface light source element and laminate |
| GB2425863A (en) * | 2005-04-26 | 2006-11-08 | Advanced Risc Mach Ltd | Data processor monitor with a timer and control logic that sends s control signal to the processor if a set address is not accessed |
| US7627807B2 (en) | 2005-04-26 | 2009-12-01 | Arm Limited | Monitoring a data processor to detect abnormal operation |
| JP2015228077A (ja) * | 2014-05-30 | 2015-12-17 | 株式会社日立情報通信エンジニアリング | マイクロプロセッサ自動復帰システム |
| GB2563673A (en) * | 2017-06-23 | 2018-12-26 | Wolffe David | Detachable baby carrier |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |