JPH0553829A - マイクロコンピユータ - Google Patents
マイクロコンピユータInfo
- Publication number
- JPH0553829A JPH0553829A JP3217726A JP21772691A JPH0553829A JP H0553829 A JPH0553829 A JP H0553829A JP 3217726 A JP3217726 A JP 3217726A JP 21772691 A JP21772691 A JP 21772691A JP H0553829 A JPH0553829 A JP H0553829A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- interrupt
- latch
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Microcomputers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 入力信号取込み部分における外部入力信号の
変化の確認処理を円滑にするマイクロコンピュータを提
供する。 【構成】 クロック回路３のクロック信号は、カウンタ
回路５でカウントされ、比較回路６に入力される。モジ
ュロ・レジスタ４の設定値も比較回路６に入力され、比
較回路６において、両者の値が比較照合され、一致した
場合のみ、所定の割込み要求信号１０２が出力され、割
込み制御回路７に送られる。割込み制御回路７は割込み
要求信号１０２を受けて、割込み発生信号１０３および
ラッチ信号１０４を生成する。ポート回路１の外部入力
信号１０１の入力レベルは、ラッチ信号１０４を介し
て、ラッチ回路２においてラッチされ、その入力レベル
は、転送回路８において、割込み発生信号１０３によ
り、ベクタ・アドレス・テーブル９に対して、その一部
または全部が転送され、そのアドレスに対応して、割込
みサービス・プログラムが適時に実行される。
変化の確認処理を円滑にするマイクロコンピュータを提
供する。 【構成】 クロック回路３のクロック信号は、カウンタ
回路５でカウントされ、比較回路６に入力される。モジ
ュロ・レジスタ４の設定値も比較回路６に入力され、比
較回路６において、両者の値が比較照合され、一致した
場合のみ、所定の割込み要求信号１０２が出力され、割
込み制御回路７に送られる。割込み制御回路７は割込み
要求信号１０２を受けて、割込み発生信号１０３および
ラッチ信号１０４を生成する。ポート回路１の外部入力
信号１０１の入力レベルは、ラッチ信号１０４を介し
て、ラッチ回路２においてラッチされ、その入力レベル
は、転送回路８において、割込み発生信号１０３によ
り、ベクタ・アドレス・テーブル９に対して、その一部
または全部が転送され、そのアドレスに対応して、割込
みサービス・プログラムが適時に実行される。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に、外部信号処理回路を有するマイクロコンピ
ュータに関する。
関し、特に、外部信号処理回路を有するマイクロコンピ
ュータに関する。
【０００２】
【従来の技術】従来のマイクロコンピュータは、図２に
従来のマイクロコンピュータの入力信号取込み部分を示
す部分ブロック図が示されるように、当該入力信号取込
み部分は、内部バス１１に対応して、外部入力信号１０
１を入力するポート回路と、入力バッファ回路１０とを
備えて構成されており、一定時間ごとに取込まれる外部
入力信号１０１は、その状態を確認する場合には、内蔵
されるタイマ割込みにより当該外部入力信号に対する観
察が行われ、その変化が確認されている。
従来のマイクロコンピュータの入力信号取込み部分を示
す部分ブロック図が示されるように、当該入力信号取込
み部分は、内部バス１１に対応して、外部入力信号１０
１を入力するポート回路と、入力バッファ回路１０とを
備えて構成されており、一定時間ごとに取込まれる外部
入力信号１０１は、その状態を確認する場合には、内蔵
されるタイマ割込みにより当該外部入力信号に対する観
察が行われ、その変化が確認されている。
【０００３】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータにおいては、外部入力信号の取込みに当
り、一定時間ごとに内蔵されているタイマによるタイマ
割込みにより、前記外部入力信号の状態の変化を確認す
る必要があり、このために、複数の外部入力信号を観察
し確認する場合には、その処理内容が複雑化し、且つ確
認のための処理量が増大するという欠点がある。
ロコンピュータにおいては、外部入力信号の取込みに当
り、一定時間ごとに内蔵されているタイマによるタイマ
割込みにより、前記外部入力信号の状態の変化を確認す
る必要があり、このために、複数の外部入力信号を観察
し確認する場合には、その処理内容が複雑化し、且つ確
認のための処理量が増大するという欠点がある。
【０００４】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、複数の外部入力信号を入力する複数の入力ポ
ートと、任意の割込み要求信号を生成して出力する割込
み要求信号発生回路と、前記割込み要求信号を入力し
て、所定の割込み発生信号を生成してＣＰＵに出力する
とともに、所定のラッチ信号を生成して出力する割込み
制御回路と、前記ラッチ信号を介して、前記入力ポート
に入力される外部入力信号に含まれるデータを保持する
ラッチ回路と、前記割込み発生信号を介して、前記ラッ
チ回路において保持されているデータを、割込みベクタ
・アドレス・テーブルのアドレス情報として、所定のプ
ログラム・カウンタに転送する転送回路と、を、少なく
とも入力信号取込み部分の構成要素として備えて構成さ
れる。
ュータは、複数の外部入力信号を入力する複数の入力ポ
ートと、任意の割込み要求信号を生成して出力する割込
み要求信号発生回路と、前記割込み要求信号を入力し
て、所定の割込み発生信号を生成してＣＰＵに出力する
とともに、所定のラッチ信号を生成して出力する割込み
制御回路と、前記ラッチ信号を介して、前記入力ポート
に入力される外部入力信号に含まれるデータを保持する
ラッチ回路と、前記割込み発生信号を介して、前記ラッ
チ回路において保持されているデータを、割込みベクタ
・アドレス・テーブルのアドレス情報として、所定のプ
ログラム・カウンタに転送する転送回路と、を、少なく
とも入力信号取込み部分の構成要素として備えて構成さ
れる。
【０００５】なお、前記割込み要求信号発生回路は、ク
ロック信号を生成して出力するクロック回路と、前記ク
ロック信号をカウントして出力するカウンタ回路と、前
記カウンタ回路のカウント値と所定の設定値とを入力し
て比較照合し、両者の値が一致する場合に前記割込み要
求信号を出力する比較回路と、を備えて形成してもよ
い。
ロック信号を生成して出力するクロック回路と、前記ク
ロック信号をカウントして出力するカウンタ回路と、前
記カウンタ回路のカウント値と所定の設定値とを入力し
て比較照合し、両者の値が一致する場合に前記割込み要
求信号を出力する比較回路と、を備えて形成してもよ
い。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ベクタ・
アドレス・テーブル９に対応して、ポート回路１と、ラ
ッチ回路２と、クロック回路３と、モジュロ・レジスタ
４と、カウンタ回路５と、比較回路６と、割込み制御回
路７と、転送回路８とを備えて構成される。
である。図１に示されるように、本実施例は、ベクタ・
アドレス・テーブル９に対応して、ポート回路１と、ラ
ッチ回路２と、クロック回路３と、モジュロ・レジスタ
４と、カウンタ回路５と、比較回路６と、割込み制御回
路７と、転送回路８とを備えて構成される。
【０００８】図１において、クロック回路３より出力さ
れるクロック信号は、カウンタ回路５に入力されてカウ
ントされ、そのカウント値は比較回路６に入力される。
また、モジュロレジスタ４に予め格納されている設定値
も比較回路６に入力され、比較回路６においては、これ
らの両者の値が比較照合されて、両者が一致した場合に
おいてのみ、比較回路６より所定の割込み要求信号１０
２が出力されて、割込み制御回路７に送られる。割込み
制御回路７においては、割込み要求信号１０２の入力に
対応して、所定の割込み発生信号１０３およびラッチ信
号１０４が生成されて出力され、割込み発生信号１０３
は転送回路８に送られ、またラッチ信号１０４はラッチ
回路２に入力される。
れるクロック信号は、カウンタ回路５に入力されてカウ
ントされ、そのカウント値は比較回路６に入力される。
また、モジュロレジスタ４に予め格納されている設定値
も比較回路６に入力され、比較回路６においては、これ
らの両者の値が比較照合されて、両者が一致した場合に
おいてのみ、比較回路６より所定の割込み要求信号１０
２が出力されて、割込み制御回路７に送られる。割込み
制御回路７においては、割込み要求信号１０２の入力に
対応して、所定の割込み発生信号１０３およびラッチ信
号１０４が生成されて出力され、割込み発生信号１０３
は転送回路８に送られ、またラッチ信号１０４はラッチ
回路２に入力される。
【０００９】一方、ポート回路１に入力される外部入力
信号１０１の入力レベルは、割込み制御回路７より送ら
れてくる上述のラッチ信号１０４を介して、ラッチ回路
２においてラッチされる。ラッチ回路２においてラッチ
された外部入力信号の入力レベルは、転送回路８に入力
され、転送回路８において、割込み制御回路７より送ら
れてくる割込み発生信号１０３により、割込みサービス
・プログラムの開始アドレスを示すベクタ・アドレス・
テーブル９に対して、その一部または全部が転送され
る。従って、このベクタ・アドレス・テーブル９に転送
されたアドレスに対応して、割込みサービス・プログラ
ムが適時に実行される。このために、外部入力信号の変
化をソフトウェア的に判断する手段は不必要となり、処
理が円滑に遂行される。
信号１０１の入力レベルは、割込み制御回路７より送ら
れてくる上述のラッチ信号１０４を介して、ラッチ回路
２においてラッチされる。ラッチ回路２においてラッチ
された外部入力信号の入力レベルは、転送回路８に入力
され、転送回路８において、割込み制御回路７より送ら
れてくる割込み発生信号１０３により、割込みサービス
・プログラムの開始アドレスを示すベクタ・アドレス・
テーブル９に対して、その一部または全部が転送され
る。従って、このベクタ・アドレス・テーブル９に転送
されたアドレスに対応して、割込みサービス・プログラ
ムが適時に実行される。このために、外部入力信号の変
化をソフトウェア的に判断する手段は不必要となり、処
理が円滑に遂行される。
【００１０】一例として、ＶＴＲ（ビデオ・テープ・レ
コーダ）のシャトル機能のように、一定時間ごとに複数
のポート回路１における外部入力信号１０１の入力レベ
ルを確認し、その情況に応じて動作を制御する場合に
は、クロック回路３、カウンタ回路５、モジュロ・レジ
シスタ４および比較回路６を含むタイマ部により、任意
に時間間隔を制御調整し、その一定時間ごとにポート回
路１における外部入力信号１０１の入力レベルをラッチ
回路２に取込み、割込み発生時に取込まれたラッチ回路
２のデータを、割込みサービス・プログラムの開始アド
レスを示すベクタ・アドレス・テーブルに一部または全
部を転送して、この転送されたアドレスより割込みサー
ビス・プログラムの実行が適時に行われる。
コーダ）のシャトル機能のように、一定時間ごとに複数
のポート回路１における外部入力信号１０１の入力レベ
ルを確認し、その情況に応じて動作を制御する場合に
は、クロック回路３、カウンタ回路５、モジュロ・レジ
シスタ４および比較回路６を含むタイマ部により、任意
に時間間隔を制御調整し、その一定時間ごとにポート回
路１における外部入力信号１０１の入力レベルをラッチ
回路２に取込み、割込み発生時に取込まれたラッチ回路
２のデータを、割込みサービス・プログラムの開始アド
レスを示すベクタ・アドレス・テーブルに一部または全
部を転送して、この転送されたアドレスより割込みサー
ビス・プログラムの実行が適時に行われる。
【００１１】
【発明の効果】以上説明したように、本発明は、予め任
意に設定された時間に対応して生成される割込み発生信
号を介して、一定時間ごとに入力される外部入力信号の
入力レベルの確認が適時に実行され、外部入力信号の確
認処理が円滑に行われるという効果がある。
意に設定された時間に対応して生成される割込み発生信
号を介して、一定時間ごとに入力される外部入力信号の
入力レベルの確認が適時に実行され、外部入力信号の確
認処理が円滑に行われるという効果がある。
【図１】本発明の一実施例を示す部分ブロック図であ
る。
る。
【図２】従来例を示す部分ブロック図である。
１ ポート回路 ２ ラッチ回路 ３ クロック回路 ４ モジュロ・レジスタ ５ カウンタ回路 ６ 比較回路 ７ 割込み制御回路 ８ 転送回路 ９ ベクタ・アドレス・テーブル １０ 入力ハッファ回路 １１ 内部バス
Claims (2)
- 【請求項１】 複数の外部入力信号を入力する複数の入
力ポートと、 任意の割込み要求信号を生成して出力する割込み要求信
号発生回路と、 前記割込み要求信号を入力して、所定の割込み発生信号
を生成してＣＰＵに出力するとともに、所定のラッチ信
号を生成して出力する割込み制御回路と、 前記ラッチ信号を介して、前記入力ポートに入力される
外部入力信号に含まれるデータを保持するラッチ回路
と、 前記割込み発生信号を介して、前記ラッチ回路において
保持されているデータを、割込みベクタ・アドレス・テ
ーブルのアドレス情報として、所定のプログラム・カウ
ンタに転送する転送回路と、 を、少なくとも入力信号取込み部分の構成要素として備
えることを特徴とするマイクロコンピュータ。 - 【請求項２】 前記割込み要求信号発生回路が、クロッ
ク信号を生成して出力するクロック回路と、前記クロッ
ク信号をカウントして出力するカウンタ回路と、前記カ
ウンタ回路のカウント値と所定の設定値とを入力して比
較照合し、両者の値が一致する場合に前記割込み要求信
号を出力する比較回路と、を備えて形成される請求項１
記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217726A JPH0553829A (ja) | 1991-08-29 | 1991-08-29 | マイクロコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217726A JPH0553829A (ja) | 1991-08-29 | 1991-08-29 | マイクロコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553829A true JPH0553829A (ja) | 1993-03-05 |
Family
ID=16708781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3217726A Pending JPH0553829A (ja) | 1991-08-29 | 1991-08-29 | マイクロコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553829A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007316840A (ja) * | 2006-05-24 | 2007-12-06 | Seiko Epson Corp | プロセッサ、集積回路装置及び電子機器 |
-
1991
- 1991-08-29 JP JP3217726A patent/JPH0553829A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007316840A (ja) * | 2006-05-24 | 2007-12-06 | Seiko Epson Corp | プロセッサ、集積回路装置及び電子機器 |
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