JPH0555882A - トリガー信号判定回路 - Google Patents

トリガー信号判定回路

Info

Publication number
JPH0555882A
JPH0555882A JP20934091A JP20934091A JPH0555882A JP H0555882 A JPH0555882 A JP H0555882A JP 20934091 A JP20934091 A JP 20934091A JP 20934091 A JP20934091 A JP 20934091A JP H0555882 A JPH0555882 A JP H0555882A
Authority
JP
Japan
Prior art keywords
signal
pulse
input
output
trigger
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP20934091A
Other languages
English (en)
Inventor
Takuya Ishida
卓也 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP20934091A priority Critical patent/JPH0555882A/ja
Publication of JPH0555882A publication Critical patent/JPH0555882A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Electronic Switches (AREA)

Abstract

(57)【要約】 【目的】複数の入力信号の入力順を判定することを目的
とする。 【構成】パルス発生手段1と、記憶手段2により、トリ
ガー信号の立ち上がりで信号を固定して出力する信号線
3段を構成し、出力信号からの帰還により、全信号線の
パルス信号を不能にするパルスキャンセル手段3を構成
することにより、最初に入力のあった信号線の出力がH
に固定され、他の信号線の出力がLに固定される。従っ
て、出力線O1〜O3を監視することで、S1〜S3の
なかで一番先にトリガー信号が入力した信号線を判定
し、結果を保持することが出来る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、複数のトリガー信号の
うち入力順序の一番早かったものを判定し、結果を保持
し、出力する、トリガー信号判定回路に関する。
【0002】
【従来の技術】従来、トリガー信号の入力順序の判定
は、CPUにより行なっていた。これは図4に示すよう
に、CPUが信号線を直接監視して判定するものであっ
た。
【0003】
【発明が解決しようとする課題】従来の技術では、上述
のようにトリガー信号の入力順序の判定をCPUが信号
線を直接監視して行なっていたため、判定を行なうため
にはCPUが常時信号線を監視していなければならず、
その間に他の演算を行なうことはできず、また、その間
データ線は占有されているという問題を有していた。
【0004】本発明は、この様な問題を解決するため、
CPUが任意の時点に信号線を検査して入力順序を決定
できるように、信号の入力のあった時点で全ての信号線
を対象に判定を行ない、結果を保持する回路の提供を目
的とする。
【0005】
【課題を解決するための手段】本発明のトリガー信号判
定回路では、複数のトリガー信号線と、トリガー信号を
検出してパルス信号を出力するパルス発生手段と、前記
パルス信号によりトリガー信号線の信号を記録、出力す
る前記トリガー信号線と同数の記憶手段と、パルス信号
を無効にするパルスキャンセル手段と、から構成される
トリガー信号判定回路において、該パルスキャンセル手
段は該記憶手段の出力信号からの帰還により該パルス発
生手段からのパルス信号を不能にするように構成してい
ることを特徴とする。
【0006】
【作用】上記のように構成されたトリガー信号判定回路
においては、判定の開始時より一番早い時間に信号が入
力した信号線を判定し、判定結果を保持し、出力でき
る。
【0007】
【実施例】図1は本発明の実施例である。1は信号の立
ち上がりまたは立ち下がりを検出するとパルスを出力す
るワンショット回路等のパルス発生手段である。2はパ
ルス信号が入力すると、信号を記録し出力するDフリッ
プフロップ等の記憶手段である。3は出力信号の帰還に
よりパルス信号を不能にするパルスキャンセル手段であ
る。
【0008】上記構成において、1のパルス発生手段
は、トリガー信号が入力するとそれより遅延分遅れたパ
ルスを発生する。2の記憶手段は、パルスが入力する
と、パルスの始まりの端でその時の信号線の値を読み込
み、次のパルスまたはリセット信号が入力するまでその
値を保持し、パルスの終わりの端で保持している値を出
力する。従って、トリガー信号が入力すると、入力のあ
った段の出力線に入力値と同じ信号値が出力される。3
のパルスキャンセル手段は複数段の出力線の内の一本で
も変化すると、パルス発生手段にパルスを不能にする信
号を出力する。従って、2番目以降にトリガー信号が入
力しても、記憶手段にはパルスが入力しないため、出力
線にはさきにトリガー信号が入力したときの値が保持さ
れる。
【0009】図2は図1のトリガー信号判定回路の詳細
な具体例である。S1〜S3は信号入力線。O1〜O3
は出力線。RSTはリセット信号線である。1A〜1C
は1のパルス発生手段を遅延ゲート及び、インバータ
ー、NANDゲートにより構成したもので、信号の立ち
上がりによりHLHのパルスを出力する。2A〜2C
は、2の記憶手段をリセット付きDフリップフロップに
より構成した記憶手段でありc端子の信号がHigh
(以下Hとする)からLow(以下Lとする)に変化す
ると、d端子の値を読み込み保持し、c端子の信号がL
からHに変化すると出力する値を保持していた値にす
る。8はNORゲートで、出力信号が1本でもHである
ときLの信号を出力する。8A〜8CはANDゲート
で、6の出力と1A〜1Cの出力を論理積算した信号を
2A〜2Cのc端子に出力する。
【0010】図3は図2の回路のタイミングチャートの
一例である。動作開始時に信号線S1〜S3はLに、制
御信号線RSTはHに設定しておく。この状態で出力線
O1〜O3は不定、帰還回路6はHになる。制御信号線
RSTを時刻aで一旦Lにすると、記憶手段2A〜2C
はリセットされ、出力線O1〜O3はLになる。この
後、時刻bで制御信号線RSTをHに戻すことで、リセ
ットが解除され、判定開始となる。次に時刻cでS1が
Hに変わると、入力信号の立ち上がりを検出しHLHの
パルスを発生するワンショット回路1Aにより、4に信
号線S1の信号の立ち上がりから回路の遅延分だけ遅れ
て時刻dにHLHのパルスが発生する。この時点で6は
Hであるから、ANDゲート8Aの出力5はHLHのパ
ルスを発生し、2AのC端子にHLHのパルス信号が入
るため、パルスの立ち上がりの時刻eにS1はHである
から、出力線O1はHになる。O1〜O3のうち1本で
もHになると、NORゲート7の出力である6はLにな
るので、時刻eより微少時間後の時刻f以降の時刻g,
hにS1〜S4に入力があっても、8A〜8Cの出力は
常にLであり、2A〜2CのC端子の入力は常にLとな
り、Q端子の出力は時刻eの出力の値が保持される。
【0011】この様に、この例では判定開始時bより一
番早い時刻cで信号入力があったS1に対応する出力O
1のみが時刻f以降Hになり続け、他の出力線はLのま
まである。同様にして、S2〜S3に先に入力があった
場合にはそれぞれに対応する出力O2〜O3がHとな
り、他の出力はLでありつづける。また、複数の入力が
同時にあった場合、同時に入力した全ての線に対応する
出力線がHになる。
【0012】この例では、信号線は3本であるが、同様
の構成でさらに多くの信号線で判定することが出来る。
また、この例では信号出力線を信号入力線に1対1に対
応させ、一番早く入力があったと判定された入力線に対
応する出力線のみに信号を出力する回路を実現している
が、さらに多くの信号線の場合には、エンコード回路を
通して、出力をコード化することが出来る。
【0013】この例のように、本発明のトリガー信号判
定回路によれば、複数のトリガー信号の中から、入力順
序の一番早いものを判定し、判定結果を保持することが
できる。
【0014】
【発明の効果】以上述べたように、本発明によれば複数
のトリガー信号の中から、入力が一番早かったものを判
定し、結果を保持する事が出来る。従って、CPUがデ
ータ線を常時監視していなくても、トリガー信号の入力
順を判定することが出来る。また、CPUとの間に適当
な通信手段を介することで、CPUのデータ線を判定中
に他の目的に解放することが出来る。
【0015】これにより、ゲーム機等で入力順を判定す
る必要がある場合に、CPUが常時データ線を監視して
いる必要がなくなり、CPUの信号判定に関わる負担を
軽減して、処理を高速にする効果がある。
【図面の簡単な説明】
【図1】本発明のトリガー信号判定回路の実現例の図。
【図2】図1のより詳細な具体例図。
【図3】図1の回路のタイミングチャートの図。
【図4】従来技術のCPUによる信号判定回路の図。
【符号の説明】
1 パルス発生手段 2 記憶手段 3 パルスキャンセル手段 4,5 パルス信号線 6 パルスキャンセル信号線 7 パルスキャンセル用NANDゲート 1A〜1C 1の具体例 2A〜2C リセット付きDフリップフロップによる2
の具体例 8A〜8C パルスキャンセル用ANDゲート S1〜S3 入力信号線 RST リセット信号線 O1〜O3 出力信号線 a リセット信号入力時間 b 判定開始時間 c トリガー入力時間 d クロック発生時間 e 出力固定時間 f 判定時間 g,h 判定終了後の信号入力時間

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 複数のトリガー信号線と、 トリガー信号を検出してパルス信号を出力するパルス発
    生手段と、 前記パルス信号によりトリガー信号線の信号を記録、出
    力する前記トリガー信号線と同数の記憶手段と、 パルス信号を無効にするパルスキャンセル手段と、 から構成されるトリガー信号判定回路において、該パル
    スキャンセル手段は該記憶手段の出力信号からの帰還に
    より該パルス発生手段からのパルス信号を不能にするよ
    うに構成していることを特徴としたトリガー信号判定回
    路。
JP20934091A 1991-08-21 1991-08-21 トリガー信号判定回路 Pending JPH0555882A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20934091A JPH0555882A (ja) 1991-08-21 1991-08-21 トリガー信号判定回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20934091A JPH0555882A (ja) 1991-08-21 1991-08-21 トリガー信号判定回路

Publications (1)

Publication Number Publication Date
JPH0555882A true JPH0555882A (ja) 1993-03-05

Family

ID=16571332

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20934091A Pending JPH0555882A (ja) 1991-08-21 1991-08-21 トリガー信号判定回路

Country Status (1)

Country Link
JP (1) JPH0555882A (ja)

Similar Documents

Publication Publication Date Title
JP4682485B2 (ja) メモリ制御装置及びシリアルメモリ
JP2561750B2 (ja) パルス発生回路
US5109492A (en) Microprocessor which terminates bus cycle when access address falls within a predetermined processor system address space
JPH0555882A (ja) トリガー信号判定回路
JP2689778B2 (ja) 電子制御装置の暴走検知装置
JP3152014B2 (ja) タイマ回路
US5617310A (en) Multiple operation mode microcontroller
JPH11273380A (ja) Lsi動作モード設定信号取り込み方法およびモード信号取り込み機能つきlsi
JP2003331596A (ja) 半導体記憶装置およびその記憶データ書き込み・読み出し方法
JP2981275B2 (ja) プログラマブルコントローラ
JPH04287421A (ja) A/d若しくはd/a変換器の起動回路
JPH0767288B2 (ja) サイリスタ・インバ−タのゲ−トパルス制御装置
JPH08251017A (ja) 順序回路のテスト制御回路およびそのテスト方法
JPH08139576A (ja) 接点雑音除去回路
JPS6395546A (ja) マイクロプロセツサの暴走検出方式
JPH0553829A (ja) マイクロコンピユータ
JPH0797367B2 (ja) 1チップマイクロコンピュータ
JPH0668015A (ja) アサイン情報保持回路
JPH05268675A (ja) 応答信号制御回路
JPH05233035A (ja) プログラマブルコントローラ
JPH02121162A (ja) 非同期入力インターフェース装置
JPH01189749A (ja) 割込み制御方法
JPS6220448A (ja) ビツトサンプル方式
JPH01276335A (ja) マイクロプログラム制御装置
JPH07306798A (ja) マイクロコンピュータ装置