JPH02121162A - 非同期入力インターフェース装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばビデオテープレコーダ（以下ＶＴＲ
と記す）を制御する制御部（マイクロコンピュータ）と
、該ＶＴＲ内部に設けられた信号処理部あるいは機能切
換え部との間の制御信号のインターフェースとして有効
な非同期入力インターフェース装置に関する。

（従来の技術） 家庭用ＶＴＲ等の映像信号処理システムにおいては、機
能の多様化などにともないマイクロコンピュータで動作
を制御することが行われている。

この場合、動作内容の変更や機能の切換えは、映像信号
に同期して行われることが望ましく、特に表示画面に影
響が出ない帰線消去期間に行われることが望ましい。

第４図は、マイクロコンピュータと被制御部との間のイ
ンターフェース回路を示している。

制御部１１は、被制御機器を制御するための制御データ
Ｃ０ＮＤと、この制御データＣ０ＮＤに対応するアドレ
スＡＤＤを出力する。アドレスＡＤＤは、デコーダ〕２
１に供給され、制御データＣ０ＮＤは、レジスタ部１３
に供給される。レジスタ部１３は、制御部１１に同期し
て制御データＣ０ＮＤを取込むために、レジスタ群１３
１とレジスタ群１３２を有する。レジスタ群１３１は、
制御部１１の受取りロックに同期してデコーダ１２から
のデコード出力を前記レジスタ群１３２にクロックとし
て与える。

ここで、制御部１１は、被制御機器（例えばＶＴＲ）の
同期信号とは無関係な同期関係で制御データＣ０ＮＤを
出力し、また制御データＣ０ＮＤの出力期間に、データ
をラッチすべき位置（レジスタ）を示すアドレスＡＤＤ
を出力する。今、第１のアドレスＡＤＤが出力され、デ
コーダ１２からデコード出力ＤＩが得られたとすると、
この出力Ｄ１は、レジスタ群１３１のレジスタＲ１１に
おいて受取りロックのタイミングでラッチされ、制御デ
ータＣ０ＮＤをラッチするためのレジスタＲ２１にクロ
ックとして与えられる。これによりレジスタＲ２１には
、アドレスＡＤＩに対応する制御データがラッチされた
ことになる。

次に、レジスタＲ２１に格納された制御データＣ０ＮＩ
は、被制御機器の同期信号で動作するレジスタ部１４の
レジスタＲ３１に転送される。これにより出力端子ＯＵ
Ｔ　ｌからは、被制御機器の同期信号に同期して制御デ
ータＣ０ＮＩが出力され、被制御機器が制御される。こ
こで、制御部１１からのアドレスＡＤＤは、被制御機器
の制御箇所Ｐ１、Ｐ２、・・Ｐｎを示すことになり、ま
た制御データＣ０ＮＤは、各箇所の制御内容を示すこと
になる。被制御機器か、例えばＶＴＲであった場合、端
子１５には例えば垂直同期信号が供給される。先ず制御
部は、垂直同期信号とは無関係な同期状態で、１段目の
レジスタ群１３２　（Ｒ２Ｌ　Ｒ２２、−Ｒ２ｎ）に制
御データをラッチさせる。次に、この制御データは、取
直同期信号が到来したときにレジスタ群１３２からレジ
スタ部１４に一斉に転送され出力される。

上記のように、制御部１１とＶＴＲとが非同期状態であ
ると、２段階の動作によって制御データを出力する必要
がある。

しかし、この方式によると、１段目のレジスタ部におい
て、必要な制御データのすべてを受取っていない状態で
２段目のレジスタ部に転送が行われると、ＶＴＲの制御
が意図した制御とは異なる状態に制御されてしまう問題
がある。

これに対して、垂直同期信号を制御部１１（マイクロコ
ンピュータ）へ割込み信号として与え、この割込み期間
に確実に制御データを転送してしまう方式も考えられる
。このようにすると、レジスタは１段で済む。しかしこ
の方式であると、制御部１１をＶＴＲの同期信号期間は
、拘束して支配することであり、この期間の制御部１１
は他の処理を行なうことができないので効率低下を招い
てしまう。またプログラムも複雑になる。

（発明が解決しようとする課題） 上記したように従来のインターフェース回路によると、
制御部に割込みを行なって制御データを転送するように
すると、制御部の処理効率の低下を招く問題がある。ま
た、制御部とＶＴＲが非同期状態であっても制御データ
を転送できる２段構成のレジスタ部を用いると、１段目
のレジスタ部に制御データの全てのデータ転送を終わら
ないうちに、垂直同期信号により制御データが２段目の
レジスタ部に出力されてしまい、誤り制御の危険性が大
きい。

そこでこの発明は、制御部と被制御部とが非同期であっ
ても、制御データの転送が確実に行われ。

また制御データの転送経過を監視するチエツク機能を持
つことで信頼性の高い非同期人力インターフェース装置
を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は、映像信号の周期とは無関係に。

一定のアドレス期間内に順次納められた複数種のアドレ
スと、各アドレスに対応した制御データを出力する制御
部と、前記制御部からのアドレスをデコードし、各アド
レス内容に応じた位置にデコード出力を得るデコーダと
、前記映像信号のブランキング期間の同期信号に同期し
て、前記デコーダからの各位置のデコード出力の通過を
解除する解除手段と、この解除手段からのデコード出力
が供給され、前記アドレス期間における最初のアドレス
のデコード出力を検出するアドレス期間開始検出手段と
、このアドレス期間開始検出手段が期間開始検出信号を
出力しているときのみ、前記−定期間における最後のア
ドレスのデコード出力があったことを検出することによ
り、前記解除手段を制御して前記デコード出力の通過を
禁止せしめるアドレス期間終了検出手段と、前記解除手
段からの各デコード出力が供給され、各デコード出力が
供給され、これをクロックとして各デコード出力に対応
した前記制御データをラッチする第１のラッチ手段と、
前記アドレス期間終了検出手段が期間終了検出信号を出
力しているときのみ１次のブランキング期間の同期信号
に同期して前記第１のラッチ手段の出力データをラッチ
する第２のラッチ手段とを備えるものである。

（作用） 上記の手段により、制御部から制御データが出力された
場合、アドレス内容を媒体として、データの出力期間の
始まりと終りが検出される。これにより、制御データ出
力期間の始めから、自動的に受取が開始され、制御デー
タ出力期間の終りでデータ受取が停止される。そして、
この期間はたとえ垂直同期信号が入力しても出力レジス
フへの転送は行われず、最終アドレスが検出された後に
行われる。このために制御部と被制御部とが非同期であ
っても、制御データの受取ミスが発生することはない。

（実施例） 以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例である。制御部２］からの
アドレスＡＤＤは、被制御機器の制御箇所を示すもので
デコーダ２２に供給され、また制御データＣ０ＮＤは、
ラッチ回路２４に供給される。

デコーダ２２は、アドレス内容をデコードして、アドレ
スに対応した場所にデコード出力を得る。

このデコード出力は、後述する条件のもとにデコド出力
を通過させるゲート回路２３を介して、ラッチ回路２４
にクロック（ラッチパルス）として供給される。ラッチ
回路２４は、デコード出力により駆動されて制御部２１
からの制御データをラッチする。従って、アドレスＡＤ
Ｄと制御データＣ０ＮＤとは、対応付けられており、ア
ドレスが被制御機器の制御箇所、制御データがその制御
内容を示すことになる。ラッチ回路２４の内容は、ラッ
チ回路２５を介して各被制御部に一斉に供給される。こ
の制御データの出力タイミングは、例えばＶＴＲのブラ
ンキング期間である。

上記ラッチ回路２４の制御データが格納されるまでの期
間と、ラッチ回路２５から制御データが出力されるタイ
ミングとは非同期である。このように非同期であっても
、データの取込み及び転送ミスが生じないのはさらに以
下の構成が設けられるからである。

即ち、解除回路２７は、入力端子２６に同期信号（垂直
同期信号）が入力すると、ゲート回路２３を制御してデ
コード出力が通過できるようにする。次に、制御部２１
は、アドレスを出力する場合、被制御機器の制御箇所を
全て指名するように所定のアドレス期間に順次出力する
。アドレス出力に対応して、指名箇所の制御データも出
力される。従って、垂直ブランキング期間に、制御部２
１のアドレス出力期間が存在すると、デコード出力はゲ
ート回路２３を介してラッチ回路２４に供給されること
になる。ここで、被制御機器の各制御箇所に対応した各
アドレスの出力順番は、予め決められている。アドレス
出力期間の最初のアドレスは、アドレス期間開始検出回
路２８により検出される。アドレス期間開始検出回路２
８がアドレス期間の開始を検出すると、アドレス期間終
了検出回路２９もイネーブル状態になる。アドレス期間
終了検出回路２９は、ゲート回路２３から得られる最終
アドレス（アドレス期間の最後のアドレス）がデコード
されたか否かを検出する回路である。このアドレス期間
終了検出回路２９が、アドレス期間の終了を検出すると
、その出力によりゲート回路２３はデコード出力の通過
が禁止される。さらに、アドレス期間終了検出回路２９
が、アドレス期間の終了を検出すると、ラッチパルス発
生回路３０がイネーブル状態となる。このラッチパルス
発生回路３０は、先のアドレス期間開始検出回路２８が
アドレス期間の開始を検出し、かつアドレス期間終了検
出回路２９がアドレス期間の終了を検出したときに始め
てイネーブル状態になり、端子２６から垂直同期信号が
入力するとラッチパルスを発生する。ラッチパルスは、
ラッチ回路２５に供給され、これによりラッチ回路２４
に格納されていた制御データの全てが一斉に出力され被
制御機器の各制御箇所に供給される。

上記の構成により、映像信号の最初の垂直同期信号が入
力すると、ゲート回路２２３が解除され、ラッチ回路２
４にクロック（デコード出力）を入力し、制御データを
取込み可能となるが、ラッチ回路２４に格納される制御
データは、どのような場合でもアドレス期間の開始から
終了までに出力される制御データである。解除回路２７
がゲート回路２３を解除したときに、たまたまアドレス
期間の３番目のアドレスが送出されており最初のアドレ
スではなかったとしても、アドレス期間終了検出回路２
９は、アドレス期間開始検出が行われていることを条件
にしてゲート回路２３の禁止を得るように構成されてい
るから、このときの制御データがラッチ回路２４からラ
ッチ回路２５に転送されることはなく、必ず、アドレス
期間の最初のアドレスがアドレス期間開始検出回路２８
により検出されてから保持されたデータが利用される。

しかも、アドレスが連続して最初から最後までデコード
された場合にのみ、このときの制御データが利用される
ことになる。

上記の装置により、制御部２１は、被制御機器とは全く
非同期であっても、制御部２１から出力される制御デー
タは、安定して取込まれることになる。

第２図は、第１図のブロックを更に具体化した回路であ
り、第３図は第２図の回路の各部の信号波形であり、各
信号波形に付した符号と同一符号を第２図に付して該当
する波形が得られる場所を示している。

実際の回路においては、解除回路２７．アドレス期間開
始検出回路２８．アドレス期間終了検出回路２９等は、
第２図に示すようにパルス発生回路３１．フリップフロ
ップＦＦＩ、ナンド回路ＮＡＮＤ、フリップフロップＦ
Ｆ２、ノア回路ＮＯＲなどで構成される。パルス発生回
路３１は、システムクロック（Ｋ）、垂直ブランキング
パルス（ｂ）、水平ブランキング（ａ）を用いて、タイ
ミングパルス（ｃ）　、　（ｄ）　、（ｅ）　、（ｆ’
　）を発生する。タイミングパルス（ｄ）によりフリッ
プフロップＦＦＩはリセットされ、これにより、アドレ
ス開始検出を待つ状態になる。また、ゲート回路２３を
制御するゲート制御信号（ｇ）は、タイミングパルス（
Ｃ）がノア回路ＮＯＨに供給されることにより、ゲート
回路２３は、デコーダ２２からのデコード出力を通過可
能な状態に制御される。ゲート回路２３は、アドレスＡ
ＤＩ−ＡＤＩＩの各出力に対応したアンド回路ＡＮＤＩ
〜ＡＮＤＩＩと、各アンド回路ＡＮＤＩ〜ＡＮＤＩ　ｌ
の出力をシステムクロックに同期して転送する転送部Ｔ
ＲＩ〜ＴＲＩＩにより構成されている。

今、アドレスＡＤＩに対応するデコード出力があったと
すると、転送部ＴＲ１は、デコード出力をラッチ回路２
４のレジスタＲ１にクロックとして転送するとともに、
アドレス期間開始検出信号（＋）をフリップフロップＦ
ＦＩに供給する。これによりフリップフロップＦＦＩは
、セットされ、ナンド回路ＮＡＤは、最終アドレス（ア
ドレス期間の最後のアドレス）を検出するための待機状
態となる。

アドレスが順次送られて来て（この実施例では１１個の
制御項目があるものとして示している）、最後のアドレ
スのデコード出力があると、アンド回路へＮＤＩＩから
出力が得られ、転送部ＴＲＩＩはそのデコード出力をラ
ッチ回路２４のレジスタＲ１１のクロックとして供給す
る。同時に、アドレス期間終了検出信号（ｍ）を得、こ
れをナンド回路ＮＡＮＤに供給する。この結果フリップ
フロップＦＦ２がセットされその出力（「）によりゲー
ト制御信号（ｇ）が反転して、ゲート回路２３における
信号通過が禁止される。

この状態では、次のタイミングパルス（ｒ）が得られる
と、信号（ｒ）がハイレベルに成っているために、ラッ
チパルス発生回路３０は、システムクロック（ｋ）によ
り駆動されてラッチパルス（Ｓ）を発生することができ
る。よって、アドレス期間にラッチ回路２４のレジスタ
Ｒ１−Ｒ１１の格納された全制御データは、−斉にラッ
チ回路２５のレジスタＲＯＩ〜Ｒ０１１に転送されるこ
とになる。なお第３図では、制御データ（ｎ）がラッチ
回路２４にラッチされた状Ｍ（ｏ）と、ラッチ回路２５
に転送されて出力される状態（１）を示している。

上記の実施例では、被制御機器をＶＴＲとして説明した
が、これに限らずビデオ信号を扱う装置であればどのよ
うなものにでも適用できることはもちろんである。

［発明の効果コ 以上説明したように、この発明によれば、制御部と被制
御部とが非同期であっても、制御データの転送が確実に
行われ、また制御データの転送経過を監視するチエツク
機能を持つことで制御データの取込みミスもなく信頼性
の高い動作を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図のブロックをさらに具体的に示す回路図、第３
図は第２図の回路の動作を説明するために示した各部信
号波形図、第４図は従来のインターフ二−ス回路を示す
図である。 ２１・・・制御部、２２・・・デコーダ、２３・・・ゲ
ート回路、２４．２５・・・ラッチ回路、２７・・・解
除回路、２８・・・アドレス期間開始検出回路、２９・
・・アドレス期間終了検出回路、３０・・・ラッチパル
ス発生回路。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 映像信号の周期とは無関係に、一定のアドレス期間内に
   順次納められた複数種のアドレスと、各アドレスに対応
   した制御データを出力する制御部と、 前記制御部からのアドレスをデコードし、各アドレス内
   容に応じた位置にデコード出力を得るデコーダと、 前記映像信号のブランキング期間の同期信号に同期して
   、前記デコーダからの各位置のデコード出力の通過を解
   除する解除手段と、 この解除手段からのデコード出力が供給され、前記アド
   レス期間における最初のアドレスのデコード出力を検出
   するアドレス期間開始検出手段と、このアドレス期間開
   始検出手段が期間開始検出信号を出力しているときのみ
   、前記一定期間における最後のアドレスのデコード出力
   があったことを検出することにより、前記解除手段を制
   御して前記デコード出力の通過を禁止せしめるアドレス
   期間終了検出手段と、 前記解除手段からの各デコード出力が供給され、各デコ
   ード出力が供給され、これをクロックとして各デコード
   出力に対応した前記制御データをラッチする第１のラッ
   チ手段と、 前記アドレス期間終了検出手段が期間終了検出信号を出
   力しているときのみ、次のブランキング期間の同期信号
   に同期して前記第１のラッチ手段の出力データをラッチ
   する第２のラッチ手段とを具備したことを特徴とする非
   同期入力インターフェース装置。