JP2000035834A - リモートリセット装置 - Google Patents
リモートリセット装置Info
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Abstract
(57)【要約】
【課題】 ランニングコストが安くかつ信頼性の高い優
れたリモートリセット装置を得る。 【解決手段】 リモートリセット要求部１からの割り込
み要求に応じて、ＣＰＵ３が予め定められたウィンドウ
内にリセットコマンドを出力する。このリセットコマン
ドを受けコマンドの正否をチェックして、ＦＰＧＡ４
が、システムタイミングに同期したリセットワードを送
信する。このデータ／リセットワード送信部２を有する
上位ユニットと下位ユニットのデータ／リセットコマン
ド受信部５、６とが有線回線で接続され、データ／リセ
ットコマンド受信部５、６からユニットリセット、シス
テムリセットが出力される。本構成により、データ回線
を利用することにより新たな回線を設ける必要がなく、
またソフト暴走時に勝手にシステムリセットがかかり難
く、ランニングコストが安くかつ信頼性を高めることが
できる。
れたリモートリセット装置を得る。 【解決手段】 リモートリセット要求部１からの割り込
み要求に応じて、ＣＰＵ３が予め定められたウィンドウ
内にリセットコマンドを出力する。このリセットコマン
ドを受けコマンドの正否をチェックして、ＦＰＧＡ４
が、システムタイミングに同期したリセットワードを送
信する。このデータ／リセットワード送信部２を有する
上位ユニットと下位ユニットのデータ／リセットコマン
ド受信部５、６とが有線回線で接続され、データ／リセ
ットコマンド受信部５、６からユニットリセット、シス
テムリセットが出力される。本構成により、データ回線
を利用することにより新たな回線を設ける必要がなく、
またソフト暴走時に勝手にシステムリセットがかかり難
く、ランニングコストが安くかつ信頼性を高めることが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、有線で接続され遠
隔からリセット制御が可能なリモートリセット装置に関
する。
隔からリセット制御が可能なリモートリセット装置に関
する。
【０００２】
【従来の技術】従来、リモートリセット装置は一般に、
遠隔制御装置に適用される。図７は、従来のリモートリ
セット装置の構成例を示している。本従来例のリモート
リセット装置は、上位ユニットのリセットワード送信部
７１と、下位ユニットのメインＣＰＵ７２とから構成さ
れている。この構成部のリセットワード送信部７１とメ
インＣＰＵ７２は、有線回線で接続されており、リセッ
トワード送信部７１からのリセットコマンドをメインＣ
ＰＵ７２が検知して、システムリセット信号を出力す
る。
遠隔制御装置に適用される。図７は、従来のリモートリ
セット装置の構成例を示している。本従来例のリモート
リセット装置は、上位ユニットのリセットワード送信部
７１と、下位ユニットのメインＣＰＵ７２とから構成さ
れている。この構成部のリセットワード送信部７１とメ
インＣＰＵ７２は、有線回線で接続されており、リセッ
トワード送信部７１からのリセットコマンドをメインＣ
ＰＵ７２が検知して、システムリセット信号を出力す
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のリモートリセット装置においては、リセット専用の
回線を設ける必要がある。また、リセットコマンド受信
側のソフトが暴走した時に、誤って安易にシステムリセ
ットをかけてしまうことが往々にして生じる。さらに、
システムリセットをかけられない事態の生じる場合もあ
る問題を有している。
来のリモートリセット装置においては、リセット専用の
回線を設ける必要がある。また、リセットコマンド受信
側のソフトが暴走した時に、誤って安易にシステムリセ
ットをかけてしまうことが往々にして生じる。さらに、
システムリセットをかけられない事態の生じる場合もあ
る問題を有している。
【０００４】本発明は、上記従来の問題を解決するもの
であり、ランニングコストが安くかつ信頼性の高い優れ
たリモートリセット装置を提供することを目的とする。
であり、ランニングコストが安くかつ信頼性の高い優れ
たリモートリセット装置を提供することを目的とする。
【０００５】より詳細には、本発明は、データ回線を利
用することにより新たな回線を設ける必要がなく、また
ハードウェアで回路を構成してソフト暴走時に勝手にシ
ステムリセットがかけ難く、上位ユニットがリセット命
令を出した時のみに確実に作動する、リモートリセット
装置を提供することを目的とする。
用することにより新たな回線を設ける必要がなく、また
ハードウェアで回路を構成してソフト暴走時に勝手にシ
ステムリセットがかけ難く、上位ユニットがリセット命
令を出した時のみに確実に作動する、リモートリセット
装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記問題点を
解決するため、所定の割り込み要求に応じて予め定めら
れたウィンドウ内に出力されたリセットコマンドを受
け、システムタイミングに同期したリセットワードを送
信する。
解決するため、所定の割り込み要求に応じて予め定めら
れたウィンドウ内に出力されたリセットコマンドを受
け、システムタイミングに同期したリセットワードを送
信する。
【０００７】この構成によれば、信頼性に優れたリモー
トリセット装置が得られる。
トリセット装置が得られる。
【０００８】
【発明の実施の形態】請求項１記載のリモートリセット
装置に関する発明は、所定の割り込み要求に応じて予め
定められたウィンドウ内にリセットコマンドを出力する
ＣＰＵと、リセットコマンドを受けシステムタイミング
に同期したリセットワードを送信するＦＰＧＡと、を具
備する構成を採る。
装置に関する発明は、所定の割り込み要求に応じて予め
定められたウィンドウ内にリセットコマンドを出力する
ＣＰＵと、リセットコマンドを受けシステムタイミング
に同期したリセットワードを送信するＦＰＧＡと、を具
備する構成を採る。
【０００９】この構成により、ランニングコストが安く
かつ信頼性の高い優れたリモートリセット装置を得るこ
とができる。
かつ信頼性の高い優れたリモートリセット装置を得るこ
とができる。
【００１０】請求項２記載の発明では、上記のＦＰＧＡ
は、ハードロジック回路で構成されている。本構成によ
り、ソフトの暴走を排除した信頼性の高いリセットワー
ドの送信が可能となる。
は、ハードロジック回路で構成されている。本構成によ
り、ソフトの暴走を排除した信頼性の高いリセットワー
ドの送信が可能となる。
【００１１】請求項３記載の発明では、上記のリモート
リセット装置は、ＣＰＵとＦＰＧＡとを有して構成され
た上位ユニットと、この上位ユニットと有線回線で接続
され、且つリセットワードを受信してリセット信号を出
力する下位ユニットと、により構成されている。本リモ
ートリセット装置は、非同期データ回線を介してのリモ
ートリセット装置として構成され、データ伝送用の回線
以外にさらに回線を引かずに済む。
リセット装置は、ＣＰＵとＦＰＧＡとを有して構成され
た上位ユニットと、この上位ユニットと有線回線で接続
され、且つリセットワードを受信してリセット信号を出
力する下位ユニットと、により構成されている。本リモ
ートリセット装置は、非同期データ回線を介してのリモ
ートリセット装置として構成され、データ伝送用の回線
以外にさらに回線を引かずに済む。
【００１２】請求項４記載の発明では、上記の下位ユニ
ットは、システムタイミングに同期し連続した所定数の
数のリセットワードを受信した場合に、正規のコマンド
であるとして、リセット信号を出力する構成を採る。本
構成により、ソフトが暴走しても誤ってシステムリセッ
トを出力せず、リセット命令を出したときのみ作動し、
リセット信号の信頼性を高めることができる。
ットは、システムタイミングに同期し連続した所定数の
数のリセットワードを受信した場合に、正規のコマンド
であるとして、リセット信号を出力する構成を採る。本
構成により、ソフトが暴走しても誤ってシステムリセッ
トを出力せず、リセット命令を出したときのみ作動し、
リセット信号の信頼性を高めることができる。
【００１３】請求項５記載の発明では、上記の予め定め
られたウィンドウは、４ｍｓの許可期間である構成を採
る。本構成により、許可期間が時間限定され、リセット
ワードの誤発行を防ぎ、リセット信号の信頼性がより高
められる。
られたウィンドウは、４ｍｓの許可期間である構成を採
る。本構成により、許可期間が時間限定され、リセット
ワードの誤発行を防ぎ、リセット信号の信頼性がより高
められる。
【００１４】請求項６記載の発明では、上記の割り込み
要求は、同期フレーム信号から所定のオフセットを有す
る構成を採る。
要求は、同期フレーム信号から所定のオフセットを有す
る構成を採る。
【００１５】請求項７記載の発明では、上記の下位ユニ
ットは、ハードロジック回路で構成されている。本構成
により、ソフトの暴走の可能性を排除した信頼性の高い
リセット信号の出力が可能となる。
ットは、ハードロジック回路で構成されている。本構成
により、ソフトの暴走の可能性を排除した信頼性の高い
リセット信号の出力が可能となる。
【００１６】請求項８記載の発明では、上記の上位ユニ
ットは、ＣＰＵとＦＰＧＡとを有して構成されるデータ
／リセットワード送信部と、所定の割り込み要求信号に
より構成されるリモートリセット要求信号を出力するリ
モートリセット要求部とを有して構成される。
ットは、ＣＰＵとＦＰＧＡとを有して構成されるデータ
／リセットワード送信部と、所定の割り込み要求信号に
より構成されるリモートリセット要求信号を出力するリ
モートリセット要求部とを有して構成される。
【００１７】請求項９記載の発明では、システムタイミ
ングは４０ｍｓｅｃ間隔のタイミングであり、オフセッ
トは２０ｍｓｅｃのディレイ時間とした構成を採る。
ングは４０ｍｓｅｃ間隔のタイミングであり、オフセッ
トは２０ｍｓｅｃのディレイ時間とした構成を採る。
【００１８】請求項１０記載の発明では、下位ユニット
から出力されるリセット信号は、ユニットリセット信号
とシステムリセット信号である構成を採る。
から出力されるリセット信号は、ユニットリセット信号
とシステムリセット信号である構成を採る。
【００１９】本発明の請求項１に記載の発明は、同期デ
ータ回線を介してのリモートリセット装置であり、デー
タ伝送用の回線以外にさらに回線を引かずに済むという
作用を有する。
ータ回線を介してのリモートリセット装置であり、デー
タ伝送用の回線以外にさらに回線を引かずに済むという
作用を有する。
【００２０】次に図面を参照して、本発明の一実施の形
態に係るリモートリセット装置を詳細に説明する。図１
〜図６は、本発明の一実施形態に係るリモートリセット
装置を説明するための図である。
態に係るリモートリセット装置を詳細に説明する。図１
〜図６は、本発明の一実施形態に係るリモートリセット
装置を説明するための図である。
【００２１】（第１の実施の形態）図１は、同期方式の
リモートリセット装置の系統図を示している。このリモ
ートリセット装置は、リモートリセット要求部１とデー
タ／リセットワード送信部２とを有する上位ユニット
と、データ／リセットコマンド受信部５、６の下位ユニ
ットとにより構成される。
リモートリセット装置の系統図を示している。このリモ
ートリセット装置は、リモートリセット要求部１とデー
タ／リセットワード送信部２とを有する上位ユニット
と、データ／リセットコマンド受信部５、６の下位ユニ
ットとにより構成される。
【００２２】上記リモートリセット装置の構成部である
データ／リセットワード送信部２は、さらに細分化さ
れ、ＣＰＵ３とＦＰＧＡ（field programmable gate ar
ray)４とＳＷ７とにより構成される。この上位ユニット
と、下位ユニットの２つのデータ／リセットコマンド受
信部５、６との間は、それぞれ有線回線で接続され、デ
ータ／リセットワードが伝達される。なお、このデータ
／リセットワードを受信したデータ／リセットコマンド
受信部５、６からは、ユニットリセット信号とシステム
リセット信号とが出力される。
データ／リセットワード送信部２は、さらに細分化さ
れ、ＣＰＵ３とＦＰＧＡ（field programmable gate ar
ray)４とＳＷ７とにより構成される。この上位ユニット
と、下位ユニットの２つのデータ／リセットコマンド受
信部５、６との間は、それぞれ有線回線で接続され、デ
ータ／リセットワードが伝達される。なお、このデータ
／リセットワードを受信したデータ／リセットコマンド
受信部５、６からは、ユニットリセット信号とシステム
リセット信号とが出力される。
【００２３】上記に構成される図１のリモートリセット
装置において、リモートリセット要求部１は、データ／
リセットワード送信部２とＬＡＮまたはシリアルの非同
期回線で接続されている。データ／リセットワード送信
部２は、ＣＰＵ３、ユーザ側で配線の書き換えが可能な
ＦＰＧＡ（field programmable gate array)４から構成
され、リモートリセット要求部１から規定のコマンドを
投入することにより、データ／リセットワード送信部２
はリモートリセットワードを有線同期回線上に発行でき
る。
装置において、リモートリセット要求部１は、データ／
リセットワード送信部２とＬＡＮまたはシリアルの非同
期回線で接続されている。データ／リセットワード送信
部２は、ＣＰＵ３、ユーザ側で配線の書き換えが可能な
ＦＰＧＡ（field programmable gate array)４から構成
され、リモートリセット要求部１から規定のコマンドを
投入することにより、データ／リセットワード送信部２
はリモートリセットワードを有線同期回線上に発行でき
る。
【００２４】また、データ／リセットワード送信部２は
ＳＷ（ハードウェアスイッチ）７を備えており、これを
操作することによりＦＰＧＡ４が認識して直接リモート
リセットワードを送出することも可能とする。
ＳＷ（ハードウェアスイッチ）７を備えており、これを
操作することによりＦＰＧＡ４が認識して直接リモート
リセットワードを送出することも可能とする。
【００２５】データ／リセットワード受信部５は、有線
回線でデータ／リセットワード送信部２と接続されてお
り、有線回線を介して送られたリセットワードを、ＣＰ
Ｕを経由せずハードウェア回線のみにて認識し、リセッ
トを出力する。つまり、データ／リセットコマンド受信
部５は、ハードロジック回路で構成され、ユニットリセ
ットおよびシステムリセットの２つのリセット信号を出
力する。なお、ＦＰＧＡ４から出力されるリモートリセ
ットワードは、通常のデータ通信用回線を用いて送信さ
れる。
回線でデータ／リセットワード送信部２と接続されてお
り、有線回線を介して送られたリセットワードを、ＣＰ
Ｕを経由せずハードウェア回線のみにて認識し、リセッ
トを出力する。つまり、データ／リセットコマンド受信
部５は、ハードロジック回路で構成され、ユニットリセ
ットおよびシステムリセットの２つのリセット信号を出
力する。なお、ＦＰＧＡ４から出力されるリモートリセ
ットワードは、通常のデータ通信用回線を用いて送信さ
れる。
【００２６】以上のように構成されたリモートリセット
装置について、その動作の詳細を以下に説明する。
装置について、その動作の詳細を以下に説明する。
【００２７】リモートリセットは、ユニットリセット、
システムリセットの２段階のリセットを発行可能であ
る。まず、リモートリセット要求部１からのリセットコ
マンド発行要求は、データ／リセットワード送信部２の
ＣＰＵ３に送られ、図２に示す特定のタイミングで、Ｃ
ＰＵ３のソフトウェアからのＦＰＧＡ４に対するリセッ
トコマンド書き込みで行う。リセット種別は、リモート
リセット要求部１での操作により、ＣＰＵ３からの書き
込みコマンドで指定する。ここでは、ユニットリセット
コマンドはＣＣＨ，５５Ｈ，ＡＡＨ，ＦＦＨを、システ
ムリセットは７７Ｈ，５５Ｈ，ＡＡＨ，ＦＦＨを使用す
るものとする。
システムリセットの２段階のリセットを発行可能であ
る。まず、リモートリセット要求部１からのリセットコ
マンド発行要求は、データ／リセットワード送信部２の
ＣＰＵ３に送られ、図２に示す特定のタイミングで、Ｃ
ＰＵ３のソフトウェアからのＦＰＧＡ４に対するリセッ
トコマンド書き込みで行う。リセット種別は、リモート
リセット要求部１での操作により、ＣＰＵ３からの書き
込みコマンドで指定する。ここでは、ユニットリセット
コマンドはＣＣＨ，５５Ｈ，ＡＡＨ，ＦＦＨを、システ
ムリセットは７７Ｈ，５５Ｈ，ＡＡＨ，ＦＦＨを使用す
るものとする。
【００２８】ここでは、同期フレーム信号Ｃ２５ＨＺを
４０ｍｓとし、通常はＦＰＧＡ４がフレームの先頭に同
期ワードをつけて、データの通信をしている。リセット
発行時は、この周期ワードの代わりに規定のリセットワ
ード（ＲＥＳ Ｗ）を挿入する。
４０ｍｓとし、通常はＦＰＧＡ４がフレームの先頭に同
期ワードをつけて、データの通信をしている。リセット
発行時は、この周期ワードの代わりに規定のリセットワ
ード（ＲＥＳ Ｗ）を挿入する。
【００２９】リセットをかける対象のユニットが復数存
在する場合には、リセットコマンドの送出ポートはユニ
ット毎に設ける。このリセットワードを挿入するまでの
手順例を図２を用いて説明する。
在する場合には、リセットコマンドの送出ポートはユニ
ット毎に設ける。このリセットワードを挿入するまでの
手順例を図２を用いて説明する。
【００３０】（１） 同期フレーム信号Ｃ２５ＨＺか
ら、規定のオフセット（ここでは２０ｍｓとする）した
割り込み要求ＩＲＱ（interrupt request signal）を、
データ／リセットワード送信部２のＣＰＵ３へ出力す
る。
ら、規定のオフセット（ここでは２０ｍｓとする）した
割り込み要求ＩＲＱ（interrupt request signal）を、
データ／リセットワード送信部２のＣＰＵ３へ出力す
る。
【００３１】（２） データ／リセットワード送信部２
のＣＰＵ３は、割り込み要求ＩＲＱを受けた後、リセッ
トコマンドポートへ７７Ｈ，５５Ｈ，ＡＡＨ，ＦＦＨの
順番でコマンドを書き込む。
のＣＰＵ３は、割り込み要求ＩＲＱを受けた後、リセッ
トコマンドポートへ７７Ｈ，５５Ｈ，ＡＡＨ，ＦＦＨの
順番でコマンドを書き込む。
【００３２】（３） ＦＰＧＡ４は、割り込み要求ＩＲ
Ｑから４ｍｓの間にＣＰＵ３へ書き込んだコマンドを複
数回検出した場合、同期フレーム信号Ｃ２５ＨＺに同期
した規定のリセットワードを有線回線上に送信する。
Ｑから４ｍｓの間にＣＰＵ３へ書き込んだコマンドを複
数回検出した場合、同期フレーム信号Ｃ２５ＨＺに同期
した規定のリセットワードを有線回線上に送信する。
【００３３】誤動作防止のため、上記手順を踏んだ後の
ＣＰＵ３は、リセットワードの送出を正しいタイミング
で３回行った時点で、初めて正しくリセットコマンドを
送出したと認識する。
ＣＰＵ３は、リセットワードの送出を正しいタイミング
で３回行った時点で、初めて正しくリセットコマンドを
送出したと認識する。
【００３４】リセットコマンド書き込みタイミングが正
しく行われない場合には、ＦＰＧＡ４からリセットワー
ドは送出されず、通常通り同期ワードが送出される。例
え、ソフトウェアが暴走し、結果的に不確定なリセット
ワードがＦＰＧＡ４から出力されても、予め定めた正規
のリセットコマンドと混同する偽りのリセットコマンド
が誤って送出される可能性が大幅に削減される。
しく行われない場合には、ＦＰＧＡ４からリセットワー
ドは送出されず、通常通り同期ワードが送出される。例
え、ソフトウェアが暴走し、結果的に不確定なリセット
ワードがＦＰＧＡ４から出力されても、予め定めた正規
のリセットコマンドと混同する偽りのリセットコマンド
が誤って送出される可能性が大幅に削減される。
【００３５】リセットコマンド書き込みの用の４ｍｓの
ウィンドウを設け、このウィンドウ内において、ＣＰＵ
３がリセットコマンドをリセットコマンドポートへの書
き込みを複数回実行する。時間間隔規定がされたウィン
ドウ内にリセットコマンドの書き込みが成されたか否
か、且つ複数回が正しく成されたか否かを規定すること
により、ソフトウェアが暴走したか否かがチェックされ
る。よって、暴走が発生し、結果的に不確定なリセット
ワードがＦＰＧＡ４から出力されても、予め定めた正規
のリセットコマンドと混同する偽りのリセットコマンド
が、誤って送出される可能性が大幅に削減可能である。
ウィンドウを設け、このウィンドウ内において、ＣＰＵ
３がリセットコマンドをリセットコマンドポートへの書
き込みを複数回実行する。時間間隔規定がされたウィン
ドウ内にリセットコマンドの書き込みが成されたか否
か、且つ複数回が正しく成されたか否かを規定すること
により、ソフトウェアが暴走したか否かがチェックされ
る。よって、暴走が発生し、結果的に不確定なリセット
ワードがＦＰＧＡ４から出力されても、予め定めた正規
のリセットコマンドと混同する偽りのリセットコマンド
が、誤って送出される可能性が大幅に削減可能である。
【００３６】次に、リセットワード受信部５では、同期
フレームの中味を毎フレームごとにハードウェア構成部
で監規している。図３は、リセット検出方法を説明する
ためのタイミング図である。この図３において、例え
ば、同期確立状態から連続する３回のリセットワードを
検出した場合に、正規のリセット要求ありとみなして、
ユニットリセットまたはシステムリセット信号を出力す
る。速続で検出できなかった場合には、同期外れとみな
し、再び同期の捕捉動作を継続する。
フレームの中味を毎フレームごとにハードウェア構成部
で監規している。図３は、リセット検出方法を説明する
ためのタイミング図である。この図３において、例え
ば、同期確立状態から連続する３回のリセットワードを
検出した場合に、正規のリセット要求ありとみなして、
ユニットリセットまたはシステムリセット信号を出力す
る。速続で検出できなかった場合には、同期外れとみな
し、再び同期の捕捉動作を継続する。
【００３７】ユニットリセットまたはシステムリセット
が実行されたかは、同期外れと認識できるので同期確立
状態のレジスタを参照することにより判定可能である。
これにより請求項１、２の実現が可能である。
が実行されたかは、同期外れと認識できるので同期確立
状態のレジスタを参照することにより判定可能である。
これにより請求項１、２の実現が可能である。
【００３８】（第２の実施の形態）図４は、非同期方式
のリモートリセット装置のシステム系統図を示してい
る。本図４において、データ／リモートリセット送信部
４１は、データ／リセットワード受信部４２と非同期有
線回線で接続されており、非同期シリアルのリセットワ
ードを送出する。このリセットワードの送信には、通常
のデータ通信回線を使用する。データ／リセットワード
受信部４２は、非同期シリアル認識専用のリセット監視
ＣＰＵ４４を搭載しており、リセットワードを検出した
時にユニットリセットとシステムリセットのリセット信
号を出力する。
のリモートリセット装置のシステム系統図を示してい
る。本図４において、データ／リモートリセット送信部
４１は、データ／リセットワード受信部４２と非同期有
線回線で接続されており、非同期シリアルのリセットワ
ードを送出する。このリセットワードの送信には、通常
のデータ通信回線を使用する。データ／リセットワード
受信部４２は、非同期シリアル認識専用のリセット監視
ＣＰＵ４４を搭載しており、リセットワードを検出した
時にユニットリセットとシステムリセットのリセット信
号を出力する。
【００３９】以上のように構成されたリモートリセット
装置について、その動作の詳細を説明する。リモートリ
セット装置は、ユニットリセット、システムリセットの
２段階のリセットを発行可能である。データ／リモート
リセット送信部４１から出力されるリセットコマンド
は、例えば、図５に示したデータ／リセットワードとし
て構成される。
装置について、その動作の詳細を説明する。リモートリ
セット装置は、ユニットリセット、システムリセットの
２段階のリセットを発行可能である。データ／リモート
リセット送信部４１から出力されるリセットコマンド
は、例えば、図５に示したデータ／リセットワードとし
て構成される。
【００４０】他のデータと同じ回線上に、規定のコマン
ドを任意の時期にのせる。リセット種別は、データ／リ
モートリセット送信部４１での書き込みコマンドで指定
する。
ドを任意の時期にのせる。リセット種別は、データ／リ
モートリセット送信部４１での書き込みコマンドで指定
する。
【００４１】図６は、リセット検出方法を説明するため
のタイミング図である。図６において、データ／リセッ
トワード受信部４２の非同期シリアル認識専用のリセッ
ト監視ＣＰＵ４４は、回線上のデータを常に監視して規
定のコマンドを３回連続して切れ目なく検出したとき、
リセット信号を出力する。リセットコマンドを３回連続
で検出できなかったときは、通常動作となり、通常のデ
ータと認識する。下位ユニットにリセットがかかったか
どうかは、上位ユニットがＲＵＮ確認試験を行うか、下
位ユニットからのデータが途切れたか否かの識別により
認識可能である。
のタイミング図である。図６において、データ／リセッ
トワード受信部４２の非同期シリアル認識専用のリセッ
ト監視ＣＰＵ４４は、回線上のデータを常に監視して規
定のコマンドを３回連続して切れ目なく検出したとき、
リセット信号を出力する。リセットコマンドを３回連続
で検出できなかったときは、通常動作となり、通常のデ
ータと認識する。下位ユニットにリセットがかかったか
どうかは、上位ユニットがＲＵＮ確認試験を行うか、下
位ユニットからのデータが途切れたか否かの識別により
認識可能である。
【００４２】ここで、ＣＰＵ４３には、シリアル認識用
のソフトのみを載せているためソフトの容量は非常に少
なく、そのため、メインＣＰＵ４３の暴走によるリセッ
ト出力の可能性は非常に少なくなる。
のソフトのみを載せているためソフトの容量は非常に少
なく、そのため、メインＣＰＵ４３の暴走によるリセッ
ト出力の可能性は非常に少なくなる。
【００４３】本発明の実施の形態によるリモートリセッ
トの特性と従来のリモートリセットの特性を表１に比較
して示している。
トの特性と従来のリモートリセットの特性を表１に比較
して示している。
【００４４】
【表１】 この表１から明らかをように、本発明の実施の形態によ
るリモートリセットは、使用回線数、誤動作の防止の点
で優れた効果が得られる。
るリモートリセットは、使用回線数、誤動作の防止の点
で優れた効果が得られる。
【００４５】以上のように、本実施の形態によれば、既
存のデータ伝送用回線の使用により、さらに新たな回線
を引かずに済む。またリセットコマンド検出回路を設け
ることにより、データ受信部のソフトが暴走しても、誤
ってリセットを出力しない。なお、以上の説明では、リ
セットワード送信回線を同期、非同期有線回線で構成し
た例で説明したが、その他、同期無線回線についても同
様に実施可能である。
存のデータ伝送用回線の使用により、さらに新たな回線
を引かずに済む。またリセットコマンド検出回路を設け
ることにより、データ受信部のソフトが暴走しても、誤
ってリセットを出力しない。なお、以上の説明では、リ
セットワード送信回線を同期、非同期有線回線で構成し
た例で説明したが、その他、同期無線回線についても同
様に実施可能である。
【００４６】
【発明の効果】以上のように本発明のリモートリセット
装置は、所定の割り込み要求に応じて予め定められたウ
ィンドウ内にリセットコマンドを出力し、このリセット
コマンドを受けシステムタイミングに同期したリセット
ワードを送信する。
装置は、所定の割り込み要求に応じて予め定められたウ
ィンドウ内にリセットコマンドを出力し、このリセット
コマンドを受けシステムタイミングに同期したリセット
ワードを送信する。
【００４７】この構成により、データ回線を利用するこ
とにより新たな回線を設ける必要がなく、またソフト暴
走時に勝手にシステムリセットがかかり難く、ランニン
グコストが安くかつ信頼性が高まる効果が得られる。
とにより新たな回線を設ける必要がなく、またソフト暴
走時に勝手にシステムリセットがかかり難く、ランニン
グコストが安くかつ信頼性が高まる効果が得られる。
【図１】本発明の第１の実施形態である同期方式のリモ
ートリセット装置の系統図
ートリセット装置の系統図
【図２】本実施形態の動作例を表したタイミング波形図
およびリセットコマンド構成図
およびリセットコマンド構成図
【図３】リセット検出方法を説明するためのタイミング
図
図
【図４】本発明の第２の実施形態である非同期方式のリ
モートリセット装置の系統図
モートリセット装置の系統図
【図５】第２の実施形態に適用されるデータ／リセット
ワードの構成図
ワードの構成図
【図６】第２の実施形態に適用されるリセット検出方法
を説明するためのタイミング図
を説明するためのタイミング図
【図７】従来のリモートリセット装置の系統図
１ リモートリセット要求部 ２ データ／リセットワード送信部 ３ ＣＰＵ ４ ＦＰＧＡ（field programmable gate array) ５、６ データ／リセットコマンド受信部 ７ ＳＷ ４１ データ／リモートリセット送信部 ４２ データ／リセットワード受信部 ４３ メインＣＰＵ ４４ リセット監視ＣＰＵ
Claims (10)
- 【請求項１】 所定の割り込み要求に応じて予め定めら
れたウィンドウ内にリセットコマンドを出力するＣＰＵ
と、 前記リセットコマンドを受けシステムタイミングに同期
したリセットワードを送信するＦＰＧＡと、 を具備して構成されたことを特徴とするリモートリセッ
ト装置。 - 【請求項２】 前記ＦＰＧＡは、ハードウェア回路で構
成されていることを特徴とする請求項１記載のリモート
リセット装置。 - 【請求項３】 前記リモートリセット装置は、前記ＣＰ
Ｕと前記ＦＰＧＡとを有して構成された上位ユニット
と、この上位ユニットと有線回線で接続され、且つ前記
リセットワードを受信してリセット信号を出力する下位
ユニットと、により構成されたことを特徴とする請求項
１または２に記載のリモートリセット装置。 - 【請求項４】 前記下位ユニットは、前記システムタイ
ミングに同期し、且つ連続した所定数のリセットワード
を受信した場合に、正規のコマンドであるとして前記リ
セット信号を出力することを特徴とする請求項１から３
の何れかに記載のリモートリセット装置。 - 【請求項５】 前記予め定められたウィンドウは、４ｍ
ｓの許可期間であることを特徴とする請求項１から４の
何れかに記載のリモートリセット装置。 - 【請求項６】 前記割り込み要求は、同期フレーム信号
から所定のオフセットを有することを特徴とする請求項
１から５の何れかに記載のリモートリセット装置。 - 【請求項７】 前記下位ユニットは、ハードロジック回
路で構成されていることを特徴とする請求項１から６の
何れかに記載のリモートリセット装置。 - 【請求項８】 前記上位ユニットは、前記ＣＰＵと前記
ＦＰＧＡとを有して構成されるデータ／リセットワード
送信部と、前記所定の割り込み要求信号により構成され
るリモートリセット要求信号を出力するリモートリセッ
ト要求部とを有して構成されたことを特徴とする請求項
１から７の何れかに記載のリモートリセット装置。 - 【請求項９】 前記システムタイミングは４０ｍｓｅｃ
間隔のタイミングであり、前記オフセットは２０ｍｓｅ
ｃのディレイ時間であることを特徴とする請求項１から
８の何れかに記載のリモートリセット装置。 - 【請求項１０】 前記下位ユニットから出力されるリセ
ット信号は、ユニットリセット信号とシステムリセット
信号であることを特徴とする請求項３から９の何れかに
記載のリモートリセット装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20322098A JP4065058B2 (ja) | 1998-07-17 | 1998-07-17 | リモートリセット装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20322098A JP4065058B2 (ja) | 1998-07-17 | 1998-07-17 | リモートリセット装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000035834A true JP2000035834A (ja) | 2000-02-02 |
| JP4065058B2 JP4065058B2 (ja) | 2008-03-19 |
Family
ID=16470457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20322098A Expired - Fee Related JP4065058B2 (ja) | 1998-07-17 | 1998-07-17 | リモートリセット装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4065058B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007058288A (ja) * | 2005-08-22 | 2007-03-08 | Hitachi Kokusai Electric Inc | 情報処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107704067B (zh) * | 2017-08-30 | 2020-05-15 | 全球能源互联网研究院有限公司 | 一种SoC芯片复位方法和复位系统 |
-
1998
- 1998-07-17 JP JP20322098A patent/JP4065058B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007058288A (ja) * | 2005-08-22 | 2007-03-08 | Hitachi Kokusai Electric Inc | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4065058B2 (ja) | 2008-03-19 |
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