CN107704067B - 一种SoC芯片复位方法和复位系统 - Google Patents

一种SoC芯片复位方法和复位系统 Download PDF

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Abstract

本发明提供了一种SoC芯片复位方法和复位系统，其中，该方法包括接收SoC芯片的逻辑模块发出的第一检测信号；判断第一检测信号是否为正常信号，正常信号为SoC芯片正常工作的信号；当第一检测信号不为正常信号时，向SoC芯片的逻辑模块发送复位有效信号，复位有效信号用于SoC芯片的复位。这种SoC芯片复位方法可以保证SoC芯片在复杂电磁环境下正常工作，可靠复位，具有较强抗干扰能力。

Description

一种SoC芯片复位方法和复位系统
技术领域
本发明涉及输电技术，具体涉及一种SoC芯片复位方法和复位系统。
背景技术
模块化多电平换流器(Modular Multilevel Converter，MMC)由多个结构相同的子模块(Sub Module，SM)构成，是柔性直流输电系统的重要换流器拓扑之一。MMC应用在高压大容量柔性直流输电领域时，需要数百乃至数千个子模块串联，每个子模块都有一个独立的子模块控制器(Sub Moudle Controler，SMC)实现子模块的控制、保护及通信等功能，因此，SMC的工作性能对子模块乃至直流输电系统的正常运行起到至关重要的作用。
近年来逐渐发展起来的SoC(System on Chip)芯片作为子模块控制器的核心控制芯片是一种优选的方案，然而，在直流输电领域应用的SoC芯片，考虑到在柔性直流输电换流阀厅的强电磁场环境中的特殊应用场景，其工作环境比一般的应用领域要复杂且恶劣，这对SoC芯片的可靠性带来了严峻的考验。
典型的SoC芯片由微处理器(Advanced RISC Machines，ARM)内核模块、存储器模块、外部通讯接口模块、现场可编程门阵列(Field Programmable Gate Array，FPGA)模块、模数转换器(Analog to Digital Converter，ADC)/数模转换器(Digital to AnalogConverter，DAC)前端模块等组成。通常，ARM内核作为子处理器，实现对SoC芯片的全局复位，但ARM内核的抗干扰能力较差，在强电磁场环境下有可能出现死机等问题，可靠性较差，进而导致SoC芯片无法正常复位，危害子模块的正常运行。
发明内容
因此，本发明要解决的技术问题在于克服现有技术中的SoC芯片在复杂电磁环境下复位可靠性差的缺陷。
为此，本发明提供如下技术方案：
本发明第一方面，提供一种SoC芯片复位方法，用于复位芯片，所述复位芯片与SoC芯片连接，所述SoC芯片包括逻辑模块和处理器模块，其特征在于，包括以下步骤：接收SoC芯片的逻辑模块发出的第一检测信号；判断所述第一检测信号是否为正常信号，所述正常信号为所述SoC芯片正常工作的信号；当所述第一检测信号不为正常信号时，向所述SoC芯片的逻辑模块发送复位有效信号，所述复位有效信号用于所述SoC芯片的复位。
可选地，当所述第一检测信号为正常信号时，向所述SoC芯片的逻辑模块发送复位无效信号。
可选地，所述逻辑模块为FPGA模块，所述第一检测信号包括所述FPGA模块发送的方波信号，所述方波信号的预设频率和电平值根据所述复位芯片和所述FPGA模块确定。
本发明第二方面，提供一种SoC芯片复位方法，用于SoC芯片中的逻辑模块，所述SoC芯片与复位芯片连接，所述SoC芯片包括逻辑模块和处理器模块，其特征在于，包括以下步骤：向所述复位芯片发送第一检测信号；接收所述复位芯片返回的信号；判断所述返回的信号是否为复位有效信号；当所述返回的信号为复位有效信号时，对所述SoC芯片进行复位。
可选地，该方法还包括：接收处理器模块发送的第二检测信号；判断所述第二检测信号是否为正常检测信号，所述正常检测信号为所述处理器模块正常工作时发送的信号；当所述第二检测信号不为正常检测信号，向所述处理器模块发送用于所述处理器模块复位的局部复位信号。
本发明第三方面，提供一种SoC芯片复位系统，用于复位芯片，所述复位芯片与SoC芯片连接，所述SoC芯片包括逻辑模块和处理器模块，其特征在于，包括：第一检测模块，用于接收SoC芯片的逻辑模块发出的第一检测信号；判断模块，用于判断所述第一检测信号是否为正常信号，所述正常信号为所述SoC芯片正常工作的信号；第一发送模块，用于当所述第一检测信号不为正常信号时，向所述SoC芯片的逻辑模块发送复位有效信号，所述复位有效信号用于所述SoC芯片的复位。
可选地，当所述第一检测信号为正常信号时，所述第一发送模块向所述SoC芯片的逻辑模块发送复位无效信号。
可选地，所述逻辑模块为FPGA模块，所述第一检测信号包括所述FPGA模块发送的方波信号，所述方波信号的预设频率和电平值根据所述复位芯片和所述FPGA模块确定。
本发明第四方面，提供一种SoC芯片复位系统，用于SoC芯片中的逻辑模块，所述SoC芯片与复位芯片连接，所述SoC芯片包括逻辑模块和处理器模块，其特征在于，包括：第一检测模块，用于向所述复位芯片发送第一检测信号；第一接收模块，用于接收所述复位芯片返回的信号；第一判断模块，用于判断所述返回的信号是否为复位有效信号；全局复位模块，当所述返回的信号为复位有效信号时，对所述SoC芯片进行复位。
可选地，还包括：第二接收模块，用于接收处理器模块发送的第二检测信号；第二判断模块，用于判断所述第二检测信号是否为正常检测信号，所述正常检测信号为所述处理器模块正常工作时发送的信号；局部复位模块，用于当所述第二检测信号不为正常检测信号，向所述处理器模块发送用于所述处理器模块复位的局部复位信号。
本发明第五方面，提供一种复位芯片，其特征在于，用于实现本发明第一方面任一所述的方法。
本发明第六方面，提供一种SoC芯片中的逻辑模块，其特征在于，包括：至少一个处理器；以及与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器执行本发明第二方面任一所述的方法。
本发明第七方面，提供一种计算机可读存储介质，其上存储有计算机指令，其特征在于，该指令被处理器执行时实现本发明第二方面任一所述方法的步骤。
本发明技术方案，具有如下优点：
本发明提供的SoC芯片复位方法和复位系统，其中，该方法包括接收SoC芯片的逻辑模块发出的第一检测信号；判断第一检测信号是否为正常信号，正常信号为SoC芯片正常工作的信号；当第一检测信号不为正常信号时，向SoC芯片的逻辑模块发送复位有效信号，复位有效信号用于SoC芯片的复位。这种SoC芯片复位方法可以保证SoC芯片在复杂电磁环境下正常工作，可靠复位，具有较强抗干扰能力。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例1中SoC芯片的复位方法的一个具体示例的流程图；
图2为本发明实施例1中SoC芯片的复位方法的另一个具体示例的流程图；
图3为本发明实施例1中SoC芯片的复位方法的另一个具体示例的流程图；
图4为本发明实施例1中SoC芯片的复位方法的一个具体示例的框图；
图5为本发明实施例2中SoC芯片的复位系统的一个具体示例的框图；
图6为本发明实施例2中SoC芯片的复位系统的另一个具体示例的框图；
图7为本发明实施例2中SoC芯片的复位系统的另一个具体示例的框图；
图8为本发明实施例3中SoC芯片中的逻辑模块的结构示意图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1
本实施例提供一种SoC芯片复位方法，具有较强抗干扰能力、复位可靠性高，例如应用于模块化多电平技术中，子模块控制器(Sub Moudle Controler，SMC)的工作性能对子模块乃至直流输电系统的正常运行起到至关重要的作用，SoC(System on Chip)芯片作为SMC的核心控制部分，在柔性直流输电换流阀厅的强电磁场环境下，SoC芯片正常可靠复位显得尤为重要。
SoC芯片包括逻辑模块和处理器模块，本实施例中逻辑模块为FPGA模块，处理器模块为ARM处理器模块，由FPGA模块和ARM处理器模块构成SOC芯片。为了对SOC芯片进行复位，避免ARM在强电磁场环境下抗干扰能力较差，有可能出现死机等问题，导致芯片无法正常复位，危害子模块的正常运行，本实施例中还设置一个复位芯片与SoC芯片的FPGA模块连接，通过单独的复位芯片和FPGA的信号交互来实现更准确的复位。
本实施例中提供一种SoC芯片复位方法，用于复位芯片中，如图1所示，包括以下步骤：
S101：接收SoC芯片中的逻辑模块发出的第一检测信号。在本实施例中，逻辑模块为FPGA模块，第一检测信号包括FPGA模块发送的方波信号，方波信号的预设频率和电平值根据复位芯片和FPGA模块确定。FPGA模块可输出的方波信号的频率和高低电平值与选择的FPGA模块的具体型号相关，复位芯片可接收的方波信号的频率和电平值与选择的复位芯片的具体型号相关，在实际应用中，FPGA模块和复位芯片需要配合选择型号，第一检测信号只要在两者的匹配范围内即可，可根据需要合理设置。
看门狗又叫Watch Dog Timer(WDT)，是一个定时器电路，一般有一个输入叫喂狗，一个输出到微控制单元(Micro Control Unit，MCU)的复位端(Reset，RST)，MCU正常工作的时候，每隔一端时间输出一个信号到喂狗端，给WDT清零，如果超过规定的时间不喂狗(一般在程序跑飞时)，WDT定时超过，就回给出一个复位信号到MCU，将MCU复位防止MCU死机，看门狗的作用就是防止程序发生死循环，或者说程序跑飞，因此，在本实施例中，复位芯片为硬件看门狗，第一检测信号为方波信号，具备一定频率和电平，记为喂狗信号1，该喂狗信号1与SoC芯片中FPGA模块定义的喂狗信号1输出引脚相连，喂狗信号1由FPGA内部程序产生；当然，在其它实施例中，也可以为其它可以用于和PFGA模块配合实现复位功能的芯片，如MAX6721芯片。
S102：判断第一检测信号是否为正常信号，正常信号为SoC芯片正常工作的信号。
S103：当第一检测信号不为正常信号时，如方波信号的频率和电平值发生变化，则向SoC芯片的逻辑模块发送复位有效信号，复位有效信号用于SoC芯片的复位，在本实施例中，复位有效信号为低电平，当然，在其它实施例中，也可以为高电平，根据需要合理设置即可。当第一检测信号为正常信号时，向SoC芯片的逻辑模块发送复位无效信号，在本实施例中，由于复位有效信号为低电平，则复位无效信号为高电平，当然，在其它实施例中，也可以是复位有效信号为高电平，复位无效信号为低电平，只要复位信号具有两个状态，这两个状态能将有效和无效的两种情况区分开，根据需要合理设置即可。该复位信号作为SoC芯片的全局复位信号，与SoC芯片中FPGA模块定义的复位引脚相连，FPGA通过检测全局复位信号是否有效，来决定是否对SoC芯片进行全局复位操作；当复位信号有效时，FPGA执行SoC芯片全局复位操作，在本实施例中，对FPGA模块和ARM模块都进行复位，复位完成后，SoC芯片进入正常工作状态。
上述SoC芯片复位方法，突破了现有技术中ARM作为全局复位的限制，利用抗干扰能力更强的FPGA实现全局复位，避免了由于ARM死机造成的复位功能异常。因此，SoC芯片复位方法具有较强抗干扰能力、复位可靠性高，能够保证SoC芯片在复杂电磁环境下正常工作。
本实施例中还提供一种SoC芯片复位方法，用于SoC芯片中的逻辑模块中，SoC芯片的逻辑模块与复位芯片连接，如图2所示，该方法包括以下步骤：
S201：向复位芯片发送第一检测信号，第一检测信号包括FPGA模块发送的方波信号，方波信号的预设频率和电平值根据复位芯片和FPGA模块确定。
S202：接收复位芯片返回的信号，返回的信号包括两个状态，分别表示为复位无效信号和复位有效信号，返回的信号与SoC芯片中FPGA模块定义的复位引脚相连，作为SoC芯片的全局复位信号。在本实施例中，复位无效信号为高电平，复位有效信号为低电平；当然，在其它实施例中，复位无效信号为低电平，复位有效信号为高电平，根据需要合理设置即可。
S203：判断返回的信号是否为复位有效信号，FPGA模块通过检测复位信号是否有效，来决定是否对SoC芯片进行全局复位操作。
S204：当返回的信号为复位有效信号时，对SoC芯片进行复位，FPGA执行SoC芯片全局复位操作，对FPGA模块和ARM模块都进行复位。当返回的信号为复位无效信号时，SoC芯片不进行全局复位操作。
虽然全局复位信号可以对ARM模块进行复位，能够提高SoC芯片的可靠性，克服ARM模块抗干扰性差的缺陷，但全局复位过程也会对FPGA模块进行复位操作，由于FPGA模块在SoC芯片中处于重要的地位，应尽量减少对其进行复位操作，并且FPGA模块的抗干扰性强，能够在柔性直流输电换流阀厅等复杂电磁场环境下正常可靠工作，即使ARM模块受干扰出现死机现象，FPGA模块仍然可以正常工作，这种情况下，仅需通过FPGA模块控制ARM模块复位即可，无需进行全局复位。
可选地，如图3所示，SoC芯片复位方法还包括：
S301：接收处理器模块发送的第二检测信号，在本实施例中，逻辑模块为FPGA模块，处理器模块为ARM模块，即FPGA模块接收ARM模块发送的第二检测信号，第二检测信号能够表示ARM模块的工作情况，记为喂狗信号2。
S302：判断第二检测信号是否为正常检测信号，正常检测信号为处理器模块正常工作时发送的信号。在本实施例中，处理器模块为ARM模块，第二检测信号为ARM正常工作时发送的信号，该信号具有一定的频率，当ARM模块工作不正常时，该信号的频率会发生变化。
S303：当第二检测信号不为正常检测信号，向处理器模块发送用于处理器模块复位的局部复位信号。在本实施例中，当FPGA模块检测到喂狗信号2正常时，发送的局部复位信号为无效复位信号，通常为高电平；当FPGA模块检测到喂狗信号2异常时，发送的局部复位信号为有效复位信号，通常为低电平，当然，在其它实施例中，无效复位信号可以表示为低电平，相应地，有效复位信号表示为高电平，根据需要合理设置即可；ARM模块通过检测接收到的FPGA模块发送的局部复位信号是否有效，来决定是否对ARM模块进行复位操作，当局部复位信号有效时，ARM模块执行复位操作，ARM模块复位完成后，进入正常工作状态，在ARM模块复位过程中，FPGA模块正常执行工作程序；当局部复位信号无效时，ARM模块正常工作无需进行复位操作。
下面结合本实施例的实施方式以一个完整的系统示意图对SoC复位方法进行详细说明，如图4所示：
该SoC芯片复位方法通过一个外部复位芯片和带ARM内核的SoC芯片实现。复位芯片检测第一检测信号，第一检测信号表示为喂狗信号1，该喂狗信号1为SoC芯片中的FPGA模块发送的具备一定频率和电平的方波，当喂狗信号1正常时，复位芯片输出的全局复位信号为无效复位信号，通常为高电平；当喂狗信号1异常时，复位芯片输出的全局复位信号为有效复位信号，通常为低电平。该喂狗信号1与SoC芯片中FPGA模块定义的喂狗信号1输出引脚相连，喂狗信号1由FPGA内部程序产生，该全局复位信号作为SoC芯片的全局复位信号，与SoC芯片中FPGA定义的复位引脚相连，FPGA通过检测全局复位信号是否有效，来决定是否对SoC芯片进行复位操作，当全局复位信号有效时，FPGA执行SoC芯片全局复位操作，对FPGA部分和ARM部分都进行复位，复位完成后，SoC芯片进入正常工作状态；当全局复位信号无效时，SoC芯片不进行全局复位操作。全局复位信号由复位芯片产生，连接至FPGA模块，由FPGA模块执行全局复位操作，具有抗干扰性强，复位可靠的优点。
并且，在SoC芯片内部，ARM模块向FPGA模块传递第二检测信号，第二检测信号表示为喂狗信号2，FPGA模块向ARM模块发送局部复位信号。喂狗信号2设置为一定的频率，当FPGA检测到喂狗信号2正常时，向ARM模块发送的局部复位信号为无效复位信号，通常为高电平；当FPGA检测到喂狗信号2异常时，发送的局部复位信号为有效复位信号，通常为低电平；ARM模块通过检测局部复位信号是否有效，来决定是否对ARM进行复位操作，当局部复位信号有效时，ARM执行复位操作，ARM复位完成后，进入正常工作状态，在ARM复位过程中，FPGA正常执行工作程序；当局部复位信号无效时，ARM模块工作正常，不执行复位操作。这样便实现了在ARM模块受干扰出现死机现象时，FPGA模块仍然可以正常工作，这种情况下，仅需通过FPGA模块控制ARM模块复位即可，无需进行全局复位操作。
上述SoC芯片复位方法，使用SoC芯片中的FPGA模块实现全局复位；FPGA模块与外部复位芯片和ARM内核模块分别设计复位接口，满足不同条件下的复位需求；复位方式已经经过实际测试，通过所有电磁兼容性(Electro Magnetic Compatibility，EMC)试验，并在射频电磁场辐射抗扰度试验、射频场感应传导骚扰抗扰度试验、电快速瞬变脉冲群抗扰度试验中表现良好，全部通过超过国标要求的最高等级试验。
通过上述SoC芯片复位方法实现的SoC芯片复位具有实现简单、通用性强、抗干扰能力强的优点，该复位方式突破ARM作为全局复位的限制，利用抗干扰能力更强的FPGA实现全局复位，避免了由于ARM死机造成的复位功能异常，且能够在柔性直流输电换流阀厅等复杂电磁场环境下正常可靠工作，即使ARM部分受干扰出现死机现象，FPGA部分仍然可以正常工作并对ARM复位，极大的提高了复位电路的可靠性，保证SoC芯片在复杂电磁环境下正常工作，可靠复位，进而保证子模块具备正常的工作和保护功能。
实施例2
本实施例中提供一种SoC芯片复位系统，该系统用于实现实施例1中的实施例及优选实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“模块”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的系统较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。
图5是根据本发明实施例的SoC芯片复位系统的一个系统框图，应用于复位芯片，复位芯片与SoC芯片连接，SoC芯片包括逻辑模块和处理器模块，在本实施例中，逻辑模块为FPGA模块，处理器模块为ARM模块，第一检测信号包括FPGA模块发送的方波信号，方波信号的预设频率和电平值根据复位芯片和FPGA模块确定，当第一检测信号为正常信号时，第一发送模块向SoC芯片的逻辑模块发送复位无效信号。如图5所示，复位芯片包括：第一检测模块51，用于接收SoC芯片的逻辑模块发出的第一检测信号；判断模块52，用于判断第一检测信号是否为正常信号，正常信号为SoC芯片正常工作的信号；第一发送模块53，用于当第一检测信号不为正常信号时，向SoC芯片的逻辑模块发送复位有效信号，复位有效信号用于SoC芯片的复位。
上述各个模块的更进一步的功能描述与上述对应实施例相同，在此不再赘述。
上述SoC芯片复位系统，利用抗干扰能力更强的FPGA实现全局复位，避免了由于ARM死机造成的复位功能异常。这种SoC芯片复位系统具有较强抗干扰能力、复位可靠性高，能够保证SoC芯片在复杂电磁环境下正常工作。
本实施例中还提供一种SoC芯片复位系统，该系统用于实现实施例1中的实施例及可选实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“模块”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的系统较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。
图6是根据本发明实施例的SoC芯片复位系统的一个系统框图，应用于SoC芯片中的逻辑模块，复位芯片与SoC芯片连接，SoC芯片包括逻辑模块和处理器模块，在本实施例中，逻辑模块为FPGA模块，处理器模块为ARM模块。如图6所示，SoC芯片中的逻辑模块包括：第一检测模块61，用于向复位芯片发送第一检测信号；第一接收模块62，用于接收复位芯片返回的信号；第一判断模块63，用于判断返回的信号是否为复位有效信号；全局复位模块64，当返回的信号为复位有效信号时，对SoC芯片进行复位。
上述上述SoC芯片复位系统，利用抗干扰能力更强的FPGA实现全局复位，避免了由于ARM死机造成的复位功能异常。这种SoC芯片复位系统具有较强抗干扰能力、复位可靠性高，能够保证SoC芯片在复杂电磁环境下正常工作。
由于FPGA模块的抗干扰性强，能够在柔性直流输电换流阀厅等复杂电磁场环境下正常可靠工作，即使ARM模块受干扰出现死机现象，FPGA模块仍然可以正常工作，这种情况下，仅需通过FPGA模块控制ARM模块复位即可，无需进行全局复位。可选地，如图7所示，该系统还包括：第二接收模块71，用于接收处理器模块发送的第二检测信号；第二判断模块72，用于判断第二检测信号是否为正常检测信号，正常检测信号为处理器模块正常工作时发送的信号；局部复位模块73，用于当第二检测信号不为正常检测信号，向处理器模块发送用于处理器模块复位的局部复位信号。
上述各个模块的更进一步的功能描述与上述对应实施例相同，在此不再赘述。
实施例3
本发明实施例还提供一种计算机可读存储介质，计算机可读存储介质上存储有计算机可执行指令，该计算机可执行指令可执行上述实施例1中的用于SoC芯片中的逻辑模块的任意SoC芯片复位方法。其中，所述存储介质可为磁碟、光盘、只读存储记忆体(Read OnlyMemory，ROM)、随机存储记忆体(Random Access Memory，RAM)、快闪存储器(FlashMemory)、硬盘(Hard Disk Drive，缩写：HDD)或固态硬盘(Solid State Drive，SSD)等；所述存储介质还可以包括上述种类的存储器的组合。
本实施例还提供一种复位芯片，复位芯片可以结合图5所描述的系统，用于实现一种SoC芯片复位方法，即用于实现如图1实施例中的SoC芯片复位方法。
请参阅图8，图8是本发明可选实施例提供的一种SoC芯片中的逻辑模块的硬件结构示意图。如图8所示，该逻辑模块，可以包括：至少一个处理器801，例如CPU(CentralProcessing Unit，中央处理器)，至少一个通信接口803，存储器804，至少一个通信总线802。其中，通信总线802用于实现这些组件之间的连接通信。其中，通信接口803可以包括显示屏(Display)、键盘(Keyboard)，可选通信接口803还可以包括标准的有线接口、无线接口。存储器804可以是高速RAM存储器(Ramdom Access Memory，易挥发性随机存取存储器)，也可以是非不稳定的存储器(non-volatile memory)，例如至少一个磁盘存储器。存储器804可选的还可以是至少一个位于远离前述处理器801的存储装置。其中处理器801可以结合图6和图7所描述的系统，存储器804中存储一组程序代码，且处理器801调用存储器804中存储的程序代码，以用于执行一种SoC芯片复位方法，即用于执行如图2和图3实施例中的SoC芯片复位方法。
其中，通信总线802可以是外设部件互连标准(Peripheral ComponentInterconnect，简称PCI)总线或扩展工业标准结构(Extended Industry StandardArchitecture，简称EISA)总线等。通信总线802可以分为地址总线、数据总线、控制总线等。为便于表示，图8中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
其中，存储器804可以包括易失性存储器(英文：volatile memory)，例如随机存取存储器(英文：Random Access Memory，缩写：RAM)；存储器也可以包括非易失性存储器(英文：non-volatile memory)，例如快闪存储器(英文：flash memory)，硬盘(英文：Hard DiskDrive，缩写：HDD)或固态硬盘(英文：Solid State Drive，缩写：SSD)；存储器804还可以包括上述种类的存储器的组合。
其中，处理器801可以是中央处理器(英文：Central Processing Unit，缩写：CPU)，网络处理器(英文：Network Processor，缩写：NP)或者CPU和NP的组合。
其中，处理器801还可以进一步包括硬件芯片。上述硬件芯片可以是专用集成电路(英文：Application Specific Integrated Circuit，缩写：ASIC)，可编程逻辑器件(英文：Programmable Logic Device，缩写：PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(英文：Complex Programmable Logic Device，缩写：CPLD)，现场可编程逻辑门阵列(英文：Field Programmable Gate Array，缩写：FPGA)，通用阵列逻辑(英文：Generic ArrayLogic，缩写：GAL)或其任意组合。
可选地，存储器804还用于存储程序指令。处理器801可以调用程序指令，实现如本申请图2和图3实施例中所示的SoC芯片复位方法。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (5)

1.一种SoC芯片复位方法，用于SoC芯片中的逻辑模块，所述SoC芯片与复位芯片连接，所述SoC芯片包括逻辑模块和处理器模块，其特征在于，包括以下步骤：
向所述复位芯片发送第一检测信号；
接收所述复位芯片返回的信号；
判断所述返回的信号是否为复位有效信号；
当所述返回的信号为复位有效信号时，对所述SoC芯片进行复位；
其中，该方法还包括：
接收处理器模块发送的第二检测信号；
判断所述第二检测信号是否为正常检测信号，所述正常检测信号为所述处理器模块正常工作时发送的信号；
当所述第二检测信号不为正常检测信号，向所述处理器模块发送用于所述处理器模块复位的局部复位信号。
2.一种SoC芯片复位系统，用于SoC芯片中的逻辑模块，所述SoC芯片与复位芯片连接，所述SoC芯片包括逻辑模块和处理器模块，其特征在于，包括：
第一检测模块，用于向所述复位芯片发送第一检测信号；
第一接收模块，用于接收所述复位芯片返回的信号；
第一判断模块，用于判断所述返回的信号是否为复位有效信号；
全局复位模块，当所述返回的信号为复位有效信号时，对所述SoC芯片进行复位；
其中，该系统还包括：
第二接收模块，用于接收处理器模块发送的第二检测信号；
第二判断模块，用于判断所述第二检测信号是否为正常检测信号，所述正常检测信号为所述处理器模块正常工作时发送的信号；
局部复位模块，用于当所述第二检测信号不为正常检测信号，向所述处理器模块发送用于所述处理器模块复位的局部复位信号。
3.一种复位芯片，其特征在于，用于实现上述权利要求1中所述的方法。
4.一种SoC芯片中的逻辑模块，其特征在于，包括：至少一个处理器；以及与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器执行上述权利要求1中所述的方法。
5.一种计算机可读存储介质，其上存储有计算机指令，其特征在于，该指令被执行时实现上述权利要求1方法的步骤。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111400074A (zh) * 2019-01-02 2020-07-10 珠海格力电器股份有限公司 一种模拟看门狗装置及其控制方法
EP3941078A4 (en) 2019-03-13 2022-12-07 Hisense Visual Technology Co., Ltd. RESET DEVICE AND INDICATOR
CN109982147B (zh) * 2019-03-13 2020-09-29 海信视像科技股份有限公司 复位装置、复位处理方法及显示设备
CN111341380B (zh) * 2020-02-25 2022-02-01 深圳忆联信息系统有限公司 Ssd控制器复位的测试方法、装置和计算机设备
CN112543018A (zh) * 2020-12-11 2021-03-23 深圳开立生物医疗科技股份有限公司 一种超声设备的芯片复位方法、装置及超声系统
CN112748788A (zh) * 2020-12-31 2021-05-04 美智光电科技股份有限公司 复位方法和装置、单片机装置、门锁和可读存储介质
CN113325779B (zh) * 2021-06-07 2022-09-20 沈阳铁路信号有限责任公司 一种复位信号安全输出电路及实现方法
CN113608602A (zh) * 2021-06-20 2021-11-05 山东云海国创云计算装备产业创新中心有限公司 一种片上系统的复位方法和装置
CN113918383A (zh) * 2021-10-12 2022-01-11 北京百度网讯科技有限公司 核心板复位方法、装置、设备、存储介质以及程序产品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4065058B2 (ja) * 1998-07-17 2008-03-19 松下電器産業株式会社 リモートリセット装置
CN102053684A (zh) * 2009-10-28 2011-05-11 深圳市朗驰欣创科技有限公司 一种复位管理系统及其复位信号的处理方法
CN103376865A (zh) * 2012-04-23 2013-10-30 山东迪生电气股份有限公司 智能控制装置的一种复位方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5951429B2 (ja) * 2012-02-01 2016-07-13 ルネサスエレクトロニクス株式会社 ウォッチドッグ回路、電源ｉｃ、及びウォッチドッグ監視システム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4065058B2 (ja) * 1998-07-17 2008-03-19 松下電器産業株式会社 リモートリセット装置
CN102053684A (zh) * 2009-10-28 2011-05-11 深圳市朗驰欣创科技有限公司 一种复位管理系统及其复位信号的处理方法
CN103376865A (zh) * 2012-04-23 2013-10-30 山东迪生电气股份有限公司 智能控制装置的一种复位方法

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