JPH0512013A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0512013A JPH0512013A JP3185820A JP18582091A JPH0512013A JP H0512013 A JPH0512013 A JP H0512013A JP 3185820 A JP3185820 A JP 3185820A JP 18582091 A JP18582091 A JP 18582091A JP H0512013 A JPH0512013 A JP H0512013A
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- error
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- clock
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Abstract
(57)【要約】
【目的】 アドレスパイプライン方式のデータ処理装置
についても、正確な障害発生アドレスの検知を可能にす
る。 【構成】 パイプラインの段数分だけ実行中アドレス及
び全ての次アドレスを順序的に格納するアドレス格納レ
ジスタを用意し、構成要素内で発生した故障を検知する
ことで、前記アドレス格納レジスタへの格納動作を停止
させ、該当エラーアドレスを選択させることを特徴とし
ている。
についても、正確な障害発生アドレスの検知を可能にす
る。 【構成】 パイプラインの段数分だけ実行中アドレス及
び全ての次アドレスを順序的に格納するアドレス格納レ
ジスタを用意し、構成要素内で発生した故障を検知する
ことで、前記アドレス格納レジスタへの格納動作を停止
させ、該当エラーアドレスを選択させることを特徴とし
ている。
Description
【０００１】
【産業上の利用分野】この発明は、正確な障害発生アド
レスを検知する、特に、アドレスパイプライン方式のデ
ータ処理装置に関するものである。
レスを検知する、特に、アドレスパイプライン方式のデ
ータ処理装置に関するものである。
【０００２】
【従来の技術】図３は例えば特開平１−２７４２５５号
公報に示された従来のデータ処理装置の構成を示すブロ
ック図であり、図において、１は読出すべきマイクロ命
令のアドレスを生成するアドレスデコーダ、２は前記ア
ドレスデコーダ１により生成されたアドレスを一旦格納
するマイクロ命令アドレスレジスタ、３はマイクロ命令
を予め格納しておくマイクロ命令メモリ、４は前記マイ
クロ命令メモリ３から読出されたマイクロ命令をセット
するマイクロ命令データレジスタ、５は前記マイクロ命
令により動作する構成要素、６は前記各構成要素５に対
応してエラー発生を通知するためのエラー信号、７は前
記エラー信号６からエラーを検出するエラー制御回路、
８は前記エラー制御回路７から出力されるエラー検出信
号、９は前記エラー検出信号８をラッチするラッチ回
路、１０は前記ラッチ回路９から出力されるクロック停
止信号、１１は前記クロック停止信号１０の発生の有無
によりクロックＴ２の通過を制御するＡＮＤゲート、１
２は前記ＡＮＤゲート１１を通過したクロックＴ２であ
り、特にマイクロ命令アドレスレジスタセットクロック
という。
公報に示された従来のデータ処理装置の構成を示すブロ
ック図であり、図において、１は読出すべきマイクロ命
令のアドレスを生成するアドレスデコーダ、２は前記ア
ドレスデコーダ１により生成されたアドレスを一旦格納
するマイクロ命令アドレスレジスタ、３はマイクロ命令
を予め格納しておくマイクロ命令メモリ、４は前記マイ
クロ命令メモリ３から読出されたマイクロ命令をセット
するマイクロ命令データレジスタ、５は前記マイクロ命
令により動作する構成要素、６は前記各構成要素５に対
応してエラー発生を通知するためのエラー信号、７は前
記エラー信号６からエラーを検出するエラー制御回路、
８は前記エラー制御回路７から出力されるエラー検出信
号、９は前記エラー検出信号８をラッチするラッチ回
路、１０は前記ラッチ回路９から出力されるクロック停
止信号、１１は前記クロック停止信号１０の発生の有無
によりクロックＴ２の通過を制御するＡＮＤゲート、１
２は前記ＡＮＤゲート１１を通過したクロックＴ２であ
り、特にマイクロ命令アドレスレジスタセットクロック
という。
【０００３】次に動作について図４のタイムチャートを
用いて説明する。まず、アドレスデコーダ１により生成
されたアドレスは一旦マイクロ命令アドレスレジスタ２
に格納され、このアドレスに対応するマイクロ命令がマ
イクロ命令メモリ３から読出され、クロックＴ３のタイ
ミングでマイクロ命令データレジスタ４に格納される。
用いて説明する。まず、アドレスデコーダ１により生成
されたアドレスは一旦マイクロ命令アドレスレジスタ２
に格納され、このアドレスに対応するマイクロ命令がマ
イクロ命令メモリ３から読出され、クロックＴ３のタイ
ミングでマイクロ命令データレジスタ４に格納される。
【０００４】そして、このマイクロ命令データレジスタ
４に格納されるマイクロ命令の中には次に読出すべきマ
イクロ命令のアドレス情報が含まれているので、この情
報部分をさらに前記アドレスデコーダ１に入力して新た
なアドレスを生成させる一方、セットされているマイク
ロ命令で構成要素５を動作させる。
４に格納されるマイクロ命令の中には次に読出すべきマ
イクロ命令のアドレス情報が含まれているので、この情
報部分をさらに前記アドレスデコーダ１に入力して新た
なアドレスを生成させる一方、セットされているマイク
ロ命令で構成要素５を動作させる。
【０００５】一方、これら構成要素５にエラーが発生す
ると、個々の構成要素５に対応するエラー信号６が有意
となる。そして、このエラー信号６はエラー制御回路７
で処理されてエラー検出信号８として出力され、ラッチ
回路９によりクロックＴ０のタイミングでラッチされ
る。そして、このラッチ回路９によりエラー検出信号８
がラッチされると、ＡＮＤゲート１１はクロック停止信
号１０を入力することになるのでマイクロ命令アドレス
レジスタセットクロック１２となるクロックＴ２の通過
を阻止する。
ると、個々の構成要素５に対応するエラー信号６が有意
となる。そして、このエラー信号６はエラー制御回路７
で処理されてエラー検出信号８として出力され、ラッチ
回路９によりクロックＴ０のタイミングでラッチされ
る。そして、このラッチ回路９によりエラー検出信号８
がラッチされると、ＡＮＤゲート１１はクロック停止信
号１０を入力することになるのでマイクロ命令アドレス
レジスタセットクロック１２となるクロックＴ２の通過
を阻止する。
【０００６】結局、このクロックＴ２がマイクロ命令ア
ドレスレジスタ２に入力されなくなると、その内容は更
新されることがないため、エラー発生時点のマイクロ命
令アドレスが残り、該マイクロ命令の内容が容易に検出
できる。
ドレスレジスタ２に入力されなくなると、その内容は更
新されることがないため、エラー発生時点のマイクロ命
令アドレスが残り、該マイクロ命令の内容が容易に検出
できる。
【０００７】
【発明が解決しようとする課題】従来のデータ処理装置
は以上のように構成されているので、高速化のために１
つの処理時間内に次アドレスも出力するアドレスパイプ
ライン方式のデータ処理装置には適用できないなどの課
題があった。
は以上のように構成されているので、高速化のために１
つの処理時間内に次アドレスも出力するアドレスパイプ
ライン方式のデータ処理装置には適用できないなどの課
題があった。
【０００８】この発明は上記のような課題を解消するた
めになされたもので、アドレスパイプライン方式のデー
タ処理装置についても、正確な障害発生アドレスが検知
できるデータ処理装置を得ることを目的とする。
めになされたもので、アドレスパイプライン方式のデー
タ処理装置についても、正確な障害発生アドレスが検知
できるデータ処理装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係るデータ処
理装置は、パイプラインの段数分だけ実行中アドレス及
び全ての次アドレスを順序的に格納するアドレス格納レ
ジスタを用意し、構成要素内で発生した故障を検知する
ことで、前記アドレス格納レジスタへの格納動作を停止
させ、該当エラーアドレスを選択させるようにしたもの
である。
理装置は、パイプラインの段数分だけ実行中アドレス及
び全ての次アドレスを順序的に格納するアドレス格納レ
ジスタを用意し、構成要素内で発生した故障を検知する
ことで、前記アドレス格納レジスタへの格納動作を停止
させ、該当エラーアドレスを選択させるようにしたもの
である。
【００１０】
【作用】この発明におけるレジスタ選択カウンタは、パ
イプラインの段数分だけ用意されたアドレス格納レジス
タのうち、アドレス出力クロックによりカウントアップ
し、エラー検出クロックでカウントダウンするように動
作して、現在処理中のマイクロ命令のアドレスが格納さ
れているアドレス格納レジスタを示す。
イプラインの段数分だけ用意されたアドレス格納レジス
タのうち、アドレス出力クロックによりカウントアップ
し、エラー検出クロックでカウントダウンするように動
作して、現在処理中のマイクロ命令のアドレスが格納さ
れているアドレス格納レジスタを示す。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるデータ処理装置
の構成を示すブロック図であり、従来のデータ処理装置
（図３）と同一又は相当部分には同一符号を付して説明
を省略する。
する。図１はこの発明の一実施例によるデータ処理装置
の構成を示すブロック図であり、従来のデータ処理装置
（図３）と同一又は相当部分には同一符号を付して説明
を省略する。
【００１２】図において、１３は処理アドレス１８を出
力するとともに、該処理アドレス９の供出タイミングを
示すアドレス供出クロック１９を出力するアドレス供出
部、１４は前記アドレス供出部１３から出力された処理
アドレス１８を格納するアドレス格納部であり、このア
ドレス格納部１４にはパイプラインの段数分だけアドレ
ス格納レジスタ１４ａ〜１４ｎが用意されている。
力するとともに、該処理アドレス９の供出タイミングを
示すアドレス供出クロック１９を出力するアドレス供出
部、１４は前記アドレス供出部１３から出力された処理
アドレス１８を格納するアドレス格納部であり、このア
ドレス格納部１４にはパイプラインの段数分だけアドレ
ス格納レジスタ１４ａ〜１４ｎが用意されている。
【００１３】次に、選択手段として、１５は前記アドレ
ス格納レジスタ１４ａ〜１４ｎに格納されているアドレ
スのうちからエラーアドレスを選択するエラーアドレス
選択回路、１６は前記アドレス供出クロック１８、エラ
ーを検出するタイミングを示すエラー検出クロック２
０、及びエラー信号２１を入力し、レジスタ選択値２２
を前記エラーアドレス選択回路１５に出力するレジスタ
選択カウンタ、１７は構成要素内に発生した障害を検出
し、エラー信号２１を出力するエラー検出部である。な
お、このエラー信号２１はＡＮＤゲート１１に入力され
ることでアドレス供出クロック１９の通過を阻止させ、
アドレス格納クロック２４（該アドレス供出クロック１
９）を停止させ、２３は前記エラーアドレス選択回路１
５により選択されたエラーアドレスである。
ス格納レジスタ１４ａ〜１４ｎに格納されているアドレ
スのうちからエラーアドレスを選択するエラーアドレス
選択回路、１６は前記アドレス供出クロック１８、エラ
ーを検出するタイミングを示すエラー検出クロック２
０、及びエラー信号２１を入力し、レジスタ選択値２２
を前記エラーアドレス選択回路１５に出力するレジスタ
選択カウンタ、１７は構成要素内に発生した障害を検出
し、エラー信号２１を出力するエラー検出部である。な
お、このエラー信号２１はＡＮＤゲート１１に入力され
ることでアドレス供出クロック１９の通過を阻止させ、
アドレス格納クロック２４（該アドレス供出クロック１
９）を停止させ、２３は前記エラーアドレス選択回路１
５により選択されたエラーアドレスである。
【００１４】次に動作について図２のタイムチャートを
用いて説明する。まず、アドレス供出部１３は構成要素
に処理を実行させるため、処理アドレス１８を出力する
とともに、アドレス供出クロック１９を出力する。この
際、エラー検出部１７が出力するエラー信号２１が有意
でなければＡＮＤゲート１１は該アドレス供出クロック
１９をそのまま通過させ、アドレス格納クロック２４と
して指示したアドレス格納レジスタ１４ａに前記アドレ
ス供出部１３が出力した最初の処理アドレス１８（以
下、アドレスＡという）が格納される。
用いて説明する。まず、アドレス供出部１３は構成要素
に処理を実行させるため、処理アドレス１８を出力する
とともに、アドレス供出クロック１９を出力する。この
際、エラー検出部１７が出力するエラー信号２１が有意
でなければＡＮＤゲート１１は該アドレス供出クロック
１９をそのまま通過させ、アドレス格納クロック２４と
して指示したアドレス格納レジスタ１４ａに前記アドレ
ス供出部１３が出力した最初の処理アドレス１８（以
下、アドレスＡという）が格納される。
【００１５】このアドレスＡに対する処理は構成要素５
で実行されるが、パイプライン処理の場合、該構成要素
５による処理の完了に関係なく次アドレス（以下、アド
レスＢという）が前記アドレス供出部１３から供出され
る。この時のアドレス格納部１４内はアドレス格納レジ
スタ１４ａの出力が次段のアドレス格納レジスタ１４ｂ
に接続されてアドレスＡが移されるので、該アドレスＢ
に対するアドレス格納クロック２４が出力された時点
で、アドレスＢはアドレス格納レジスタ１４ａに、ま
た、アドレスＡはアドレス格納レジスタ１４ｂに格納さ
れていることになり、以下、出力される次アドレスＣ，
Ｄ，Ｅ，……を順次アドレス格納レジスタ１４ａ〜１４
ｎに格納していく（図２）。
で実行されるが、パイプライン処理の場合、該構成要素
５による処理の完了に関係なく次アドレス（以下、アド
レスＢという）が前記アドレス供出部１３から供出され
る。この時のアドレス格納部１４内はアドレス格納レジ
スタ１４ａの出力が次段のアドレス格納レジスタ１４ｂ
に接続されてアドレスＡが移されるので、該アドレスＢ
に対するアドレス格納クロック２４が出力された時点
で、アドレスＢはアドレス格納レジスタ１４ａに、ま
た、アドレスＡはアドレス格納レジスタ１４ｂに格納さ
れていることになり、以下、出力される次アドレスＣ，
Ｄ，Ｅ，……を順次アドレス格納レジスタ１４ａ〜１４
ｎに格納していく（図２）。
【００１６】一方、選択手段においては、レジスタ選択
カウンタ１６が前記アドレス供出部１３から出力される
アドレス供出クロック１９によってカウントアップする
ため、アドレスＡ，Ｂ，Ｃ，……と出力されるにつれ
て、そのカウント値は図２に示すように増加する。ま
た、ここで構成要素５のアドレスＡに対する処理が終了
すると、該構成要素５は処理内容に障害がなかったかを
チェックするためにエラー検出クロック２０をエラー検
出部１７に出力する。そして、このエラー検出部１７は
該エラー検出クロック２０の立上り時に前記構成要素５
からの信号を受けてエラー有無を確認し、この時、前記
レジスタ選択カウンタ１６が図２のようにカウントダウ
ンする。
カウンタ１６が前記アドレス供出部１３から出力される
アドレス供出クロック１９によってカウントアップする
ため、アドレスＡ，Ｂ，Ｃ，……と出力されるにつれ
て、そのカウント値は図２に示すように増加する。ま
た、ここで構成要素５のアドレスＡに対する処理が終了
すると、該構成要素５は処理内容に障害がなかったかを
チェックするためにエラー検出クロック２０をエラー検
出部１７に出力する。そして、このエラー検出部１７は
該エラー検出クロック２０の立上り時に前記構成要素５
からの信号を受けてエラー有無を確認し、この時、前記
レジスタ選択カウンタ１６が図２のようにカウントダウ
ンする。
【００１７】次に、この選択手段においてアドレスＢで
障害が発生した場合は、エラー検出部１７がエラー検出
クロック２０の立上りでエラー検出し、エラー信号２１
を有意にする。これによりＡＮＤゲート１１はアドレス
供出クロック１９の通過を阻止することで、アドレス格
納クロック２４を停止させ、アドレス格納部１４内の状
態を保持させる。さらに、前記有意のエラー信号２１に
よりレジスタ選択カウンタ１６のカウントも禁止される
ため、そのレジスタ選択値２２は固定され、これにより
障害発生した処理アドレス１８が格納されているアドレ
ス格納レジスタ１４ａ〜１４ｎを示すことになる。そし
て、エラーアドレス選択回路１５はこのレジスタ選択値
２２からエラーアドレス２３を出力することで、システ
ム管理モジュール（図示せず）は障害発生アドレスを認
識することができる。
障害が発生した場合は、エラー検出部１７がエラー検出
クロック２０の立上りでエラー検出し、エラー信号２１
を有意にする。これによりＡＮＤゲート１１はアドレス
供出クロック１９の通過を阻止することで、アドレス格
納クロック２４を停止させ、アドレス格納部１４内の状
態を保持させる。さらに、前記有意のエラー信号２１に
よりレジスタ選択カウンタ１６のカウントも禁止される
ため、そのレジスタ選択値２２は固定され、これにより
障害発生した処理アドレス１８が格納されているアドレ
ス格納レジスタ１４ａ〜１４ｎを示すことになる。そし
て、エラーアドレス選択回路１５はこのレジスタ選択値
２２からエラーアドレス２３を出力することで、システ
ム管理モジュール（図示せず）は障害発生アドレスを認
識することができる。
【００１８】なお、上記実施例ではアドレス格納部２内
にパイプラインの段数分だけアドレス格納レジスタ１４
ａ〜１４ｂを設け、外部にレジスタ選択カウンタ１６及
びエラーアドレス選択回路１５を設けるように構成して
いるが、ＦＩＦＯメモリ等を用いても同様の効果を奏す
る。また、このＦＩＦＯメモリを用いれば、アドレスを
格納するために必要なＨ／Ｗ量を削減でき、上記実施例
と同様に多段パイプライン処理に対しても対応できる。
にパイプラインの段数分だけアドレス格納レジスタ１４
ａ〜１４ｂを設け、外部にレジスタ選択カウンタ１６及
びエラーアドレス選択回路１５を設けるように構成して
いるが、ＦＩＦＯメモリ等を用いても同様の効果を奏す
る。また、このＦＩＦＯメモリを用いれば、アドレスを
格納するために必要なＨ／Ｗ量を削減でき、上記実施例
と同様に多段パイプライン処理に対しても対応できる。
【００１９】
【発明の効果】以上のように、この発明によればパイプ
ラインの段数分だけ実行中アドレス及び全ての次アドレ
スを順序的に格納するアドレス格納レジスタを用意し、
構成要素内で発生した故障を検知することで、前記アド
レス格納レジスタへの格納動作を停止させ、該当エラー
アドレスを選択させるようにしたので、アドレスパイプ
ライン方式を採用するデータ処理装置についても正確な
障害発生アドレスが検知できる効果がある。
ラインの段数分だけ実行中アドレス及び全ての次アドレ
スを順序的に格納するアドレス格納レジスタを用意し、
構成要素内で発生した故障を検知することで、前記アド
レス格納レジスタへの格納動作を停止させ、該当エラー
アドレスを選択させるようにしたので、アドレスパイプ
ライン方式を採用するデータ処理装置についても正確な
障害発生アドレスが検知できる効果がある。
【図１】この発明の一実施例によるデータ処理装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】この発明の一実施例によるデータ処理装置の動
作を説明するタイムチャートである。
作を説明するタイムチャートである。
【図３】従来のデータ処理装置の構成を示すブロック図
である。
である。
【図４】従来のデータ処理装置の動作を説明するタイム
チャートである。
チャートである。
５ 構成要素 １４ａ〜１４ｎ アドレス格納レジスタ １１，１５，１６，１７ 選択手段 ２３ エラーアドレス ２４ アドレス格納レジスタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 １つの処理時間内に次アドレスを出力す
るアドレスパイプライン方式のデータ処理装置におい
て、前記パイプラインの段数分用意され、実行中アドレ
ス及び該パイプラインにより供出される全ての次アドレ
スを順序的に格納していくアドレス格納レジスタと、前
記各アドレス格納レジスタへ格納指示するためのアドレ
ス格納クロックを、構成要素内で発生した故障を検出す
ることにより停止させ、前記アドレス格納レジスタから
該当エラーアドレスを選択させる選択手段を備えたこと
を特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185820A JPH0512013A (ja) | 1991-07-01 | 1991-07-01 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185820A JPH0512013A (ja) | 1991-07-01 | 1991-07-01 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512013A true JPH0512013A (ja) | 1993-01-22 |
Family
ID=16177453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185820A Pending JPH0512013A (ja) | 1991-07-01 | 1991-07-01 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512013A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010109631A1 (ja) * | 2009-03-26 | 2010-09-30 | 富士通株式会社 | 情報処理装置、情報処理方法及び情報処理プログラム |
| WO2011109713A2 (en) * | 2010-03-05 | 2011-09-09 | Board Of Regents Of The University Of Texas System | Error detecting/correcting code enhanced self-checked/corrected/timed nanoelectronic circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01222330A (ja) * | 1988-03-01 | 1989-09-05 | Oki Electric Ind Co Ltd | 割込制御装置 |
-
1991
- 1991-07-01 JP JP3185820A patent/JPH0512013A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01222330A (ja) * | 1988-03-01 | 1989-09-05 | Oki Electric Ind Co Ltd | 割込制御装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010109631A1 (ja) * | 2009-03-26 | 2010-09-30 | 富士通株式会社 | 情報処理装置、情報処理方法及び情報処理プログラム |
| WO2011109713A2 (en) * | 2010-03-05 | 2011-09-09 | Board Of Regents Of The University Of Texas System | Error detecting/correcting code enhanced self-checked/corrected/timed nanoelectronic circuits |
| WO2011109713A3 (en) * | 2010-03-05 | 2012-01-12 | Board Of Regents Of The University Of Texas System | Error detecting/correcting code enhanced self-checked/corrected/timed nanoelectronic circuits |
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