JPS5884351A - エラー識別装置 - Google Patents
エラー識別装置Info
- Publication number
- JPS5884351A JPS5884351A JP57143536A JP14353682A JPS5884351A JP S5884351 A JPS5884351 A JP S5884351A JP 57143536 A JP57143536 A JP 57143536A JP 14353682 A JP14353682 A JP 14353682A JP S5884351 A JPS5884351 A JP S5884351A
- Authority
- JP
- Japan
- Prior art keywords
- error
- gate
- line
- signal
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/079—Root cause analysis, i.e. error or fault diagnosis
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0793—Remedial or corrective actions
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Biomedical Technology (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明の背景
本発明は、データ処理システムにおいてマシンチェック
割込みを生じる可能性のある一連のエラー状態のうち、
最初のものを識別してその識別情報を維持、する装置に
関する。最初のエラーの伝播によって生じた他のエラー
状態の表示も、後（ｒ分析するために保存される。
割込みを生じる可能性のある一連のエラー状態のうち、
最初のものを識別してその識別情報を維持、する装置に
関する。最初のエラーの伝播によって生じた他のエラー
状態の表示も、後（ｒ分析するために保存される。
現代の電子データ処理システムにおいて、エラー状態が
生じたことを示す各種のインディケータを設けることが
通常行われる。これらのエラー状態は、システムの１つ
又はそれ以上の機能ユニットを停止させるために使用さ
れてよい。しかし、エラーが発生した後、機能ユニット
が実際に停止する前、最初のエラーが伝播し、他のエラ
ー表示を生じさせるかも知れない。従って、ユニットが
最終的に停止した時、１つを越えるエラー表示が存在す
るかもしれず、°どのエラーが停止を生じさせたのか決
定するのに困難である。
生じたことを示す各種のインディケータを設けることが
通常行われる。これらのエラー状態は、システムの１つ
又はそれ以上の機能ユニットを停止させるために使用さ
れてよい。しかし、エラーが発生した後、機能ユニット
が実際に停止する前、最初のエラーが伝播し、他のエラ
ー表示を生じさせるかも知れない。従って、ユニットが
最終的に停止した時、１つを越えるエラー表示が存在す
るかもしれず、°どのエラーが停止を生じさせたのか決
定するのに困難である。
先行技術は、いくつかのエラー表示のどれが最初に生じ
たのかを発見するに当って、時間のかかる分析方法を使
用することによって問題を解決しようとした。このよう
な分析は時間を要するのみならず、必ず・しも正しい結
果を与えるものではなかった。
たのかを発見するに当って、時間のかかる分析方法を使
用することによって問題を解決しようとした。このよう
な分析は時間を要するのみならず、必ず・しも正しい結
果を与えるものではなかった。
本発明の要約
前記の問題点は、一連のエラー表示のうち最初のものを
捕捉する機構を設けることにより、本発明によって解決
される。最初のエラーの伝播によって生じた％ａもし九
りい後のエラー表示け、後で所定の優先順位に従って分
析するため保持され為。
捕捉する機構を設けることにより、本発明によって解決
される。最初のエラーの伝播によって生じた％ａもし九
りい後のエラー表示け、後で所定の優先順位に従って分
析するため保持され為。
２つのエラー表示が同時に生じたかどうか確かでない場
合には、所定の優先順位決定方式が使用されて、１つの
エラー表示を最初のものとして選択する。
合には、所定の優先順位決定方式が使用されて、１つの
エラー表示を最初のものとして選択する。
本発明の主たる利点は、複数のエラーの中から最初に生
じたものを識別し捕捉することから生じる。従って、マ
シンが停止した時間より前に、多数のエラーが生じたと
しても、最初にマシンを停止させた特定の１つのエラー
が分析及び修理のために利用可能となる。 。
じたものを識別し捕捉することから生じる。従って、マ
シンが停止した時間より前に、多数のエラーが生じたと
しても、最初にマシンを停止させた特定の１つのエラー
が分析及び修理のために利用可能となる。 。
本発明が実施される環境システムの説明は、１８Ｍ社か
ら入手できる月下のマニュアルに説明されている。これ
らのマニュアル７ｄ、ＩＢＭ保守ライブラリィ、３０８
１プロセツサ・コンプレックスの１部である。個々の題
名は次のとおりである。
ら入手できる月下のマニュアルに説明されている。これ
らのマニュアル７ｄ、ＩＢＭ保守ライブラリィ、３０８
１プロセツサ・コンプレックスの１部である。個々の題
名は次のとおりである。
プロセッサーユニツ） １ｌｊｆ３介／保守（Ｐｒｏｃ
ｅｓｓｏｒＵｎｉｔ Ｉｎｔｒｏｄｕｃｔｉｏｎ ／Ｍ
ａｉｎｔｅｎａｎｃｅ（Ｐ ＲＭ ）（ＦｏｒｍＮｏ、
５Ｙ２２−７０６１ ）中央ストレージ及び外部データ
・コントローラ紹介／保守（Ｃｅｎｔｒａｌ Ｓｔｒａ
ｇｅ ａｎｄ ＥｘｔｅｒｎａｌＤａｔａ Ｃｏｎｔｒ
ｏｌｌｅｒ Ｉｎｔｒｏｄｕｃｔｉｏｎ ／Ｍａｉｎｔ
ｅｎａｎｃｅ（Ｃ８Ｍ）（ＥＤＣ）（Ｆｏｒｍ Ｎｏ、
５Ｙ−２２−７０６２） ６０８２プロセツサ・コントローラ［守（３０８２Ｐｒ
ｏｃｅｓｓｏｒ Ｃｏｎｔｒｏｌｌｅｒ Ｍａｉｎｔｅ
ｎａｎｃｅ（ＰＣＭ）（ＦｏｒｍＮｏ、５Ｙ２２−７０
６３））３０８２プロセツサ・コントローラ理論／ダイ
ヤグラム（３０８ｇ、、Ｐｒｏａｅｓｓｏｒ Ｃｏｎｔ
ｒｏｌｌｅｒＴｈｅｏｒｙ ／ Ｄｉａｇｒａｍｓ （
ＰＣＴ ） （Ｆｏｒｍ Ｎｏ、５Ｙ２２−７０６４）
） ３０８２７’ロセツサ・コントローラ・ユーザース°ガ
イド（４０８２Ｐｒｏｅｅａｓｏｒ Ｃｏｎｔｒｏｌｌ
ｅｒＵｓｅｒ’ ａ Ｇｕｉｄｅ（Ｕ Ｇ Ｄ ） （
、Ｆｏｒｍ Ｎｏ、 ＳＹ ２２−７０６５）） 電源操作及び保守（Ｐｏｗｅｒ ０ｐｅｒａｔｉｏｎ
ａｎｄＭａｉｎｔｅｎａｎｃｅ （ＰＷＲ）・（Ｆｏ
ｒｍ Ｎｏ、Ｓ Ｙ −７０６６）） ３０８７ク一ラント配分ユニット、クーラント配分及び
保守（３０８７Ｃｏｏｌａｎｔ Ｄｉｓｔｒｉｂｕｔｉ
ｏｎＵｎｉｔ Ｃｏｏｌａｎｔ Ｄｉａｔｒｉｂｕｔｉ
ｏｎ ａｎｄ Ｍａｉｎｔｅｎａｎｃｅ（ＣＤＵ）（Ｆ
ｏｒｍＮｏ、５Ｙ２２−７０６７））３０８９電源ユニ
ツト据付／保守（３０８９ＰｏｗｅｒＵｎｉｔ Ｉｎａ
ｔａｌｌａｔｉｏｎ／Ｍａｉｎｔｅｎａｎｃｅ（Ｐ Ｇ
Ｍ ）（５ｅｒｉａｌ ＮｕｍｂｅｒｉＢｅｌｏｗ’
４１０００ ） （ＦｏｒｍＮｏ、５Ｙ２２−７０６
ｊ’）） リターン・コード及びメツセージ（ＲｅｔｕｒｎＣｏｄ
ｅｓ ａｎｄ Ｍｅｓｓａｇｅｓ （ＲＯＭ） （Ｆｏ
ｒｍ Ｎｏ、５Ｙ２２−７０７０）） 保守ガイド（Ｍａｉｎｔｅｎａｎｃｅ Ｇｕｉｄｅ （
Ｆｏｒｍ Ｎｏ。
ｅｓｓｏｒＵｎｉｔ Ｉｎｔｒｏｄｕｃｔｉｏｎ ／Ｍ
ａｉｎｔｅｎａｎｃｅ（Ｐ ＲＭ ）（ＦｏｒｍＮｏ、
５Ｙ２２−７０６１ ）中央ストレージ及び外部データ
・コントローラ紹介／保守（Ｃｅｎｔｒａｌ Ｓｔｒａ
ｇｅ ａｎｄ ＥｘｔｅｒｎａｌＤａｔａ Ｃｏｎｔｒ
ｏｌｌｅｒ Ｉｎｔｒｏｄｕｃｔｉｏｎ ／Ｍａｉｎｔ
ｅｎａｎｃｅ（Ｃ８Ｍ）（ＥＤＣ）（Ｆｏｒｍ Ｎｏ、
５Ｙ−２２−７０６２） ６０８２プロセツサ・コントローラ［守（３０８２Ｐｒ
ｏｃｅｓｓｏｒ Ｃｏｎｔｒｏｌｌｅｒ Ｍａｉｎｔｅ
ｎａｎｃｅ（ＰＣＭ）（ＦｏｒｍＮｏ、５Ｙ２２−７０
６３））３０８２プロセツサ・コントローラ理論／ダイ
ヤグラム（３０８ｇ、、Ｐｒｏａｅｓｓｏｒ Ｃｏｎｔ
ｒｏｌｌｅｒＴｈｅｏｒｙ ／ Ｄｉａｇｒａｍｓ （
ＰＣＴ ） （Ｆｏｒｍ Ｎｏ、５Ｙ２２−７０６４）
） ３０８２７’ロセツサ・コントローラ・ユーザース°ガ
イド（４０８２Ｐｒｏｅｅａｓｏｒ Ｃｏｎｔｒｏｌｌ
ｅｒＵｓｅｒ’ ａ Ｇｕｉｄｅ（Ｕ Ｇ Ｄ ） （
、Ｆｏｒｍ Ｎｏ、 ＳＹ ２２−７０６５）） 電源操作及び保守（Ｐｏｗｅｒ ０ｐｅｒａｔｉｏｎ
ａｎｄＭａｉｎｔｅｎａｎｃｅ （ＰＷＲ）・（Ｆｏ
ｒｍ Ｎｏ、Ｓ Ｙ −７０６６）） ３０８７ク一ラント配分ユニット、クーラント配分及び
保守（３０８７Ｃｏｏｌａｎｔ Ｄｉｓｔｒｉｂｕｔｉ
ｏｎＵｎｉｔ Ｃｏｏｌａｎｔ Ｄｉａｔｒｉｂｕｔｉ
ｏｎ ａｎｄ Ｍａｉｎｔｅｎａｎｃｅ（ＣＤＵ）（Ｆ
ｏｒｍＮｏ、５Ｙ２２−７０６７））３０８９電源ユニ
ツト据付／保守（３０８９ＰｏｗｅｒＵｎｉｔ Ｉｎａ
ｔａｌｌａｔｉｏｎ／Ｍａｉｎｔｅｎａｎｃｅ（Ｐ Ｇ
Ｍ ）（５ｅｒｉａｌ ＮｕｍｂｅｒｉＢｅｌｏｗ’
４１０００ ） （ＦｏｒｍＮｏ、５Ｙ２２−７０６
ｊ’）） リターン・コード及びメツセージ（ＲｅｔｕｒｎＣｏｄ
ｅｓ ａｎｄ Ｍｅｓｓａｇｅｓ （ＲＯＭ） （Ｆｏ
ｒｍ Ｎｏ、５Ｙ２２−７０７０）） 保守ガイド（Ｍａｉｎｔｅｎａｎｃｅ Ｇｕｉｄｅ （
Ｆｏｒｍ Ｎｏ。
５Ｙ２２−７０７１））
６０８９電源ユニツト据付／保守（５０８９Ｐｏｗｅｒ
Ｕｎｉｔ Ｉｎ５ｔａｌｌａｔｉｏｎ ／ Ｍａｉ
ｎｔｅｎａｎｃｅ（Ｐ ＧＭ ）（５ｅｒｉａｌ Ｎｎ
ｍｂｅｒｓ ４１０００ ａｎｄＡｂｏｖｅ）（Ｆｏ
ｒｍ Ｎｏ、 ＳＹ２２−７０７２ ） ）第１図は、
データ処理システムにおける典型的な先行技術のエラー
表示同格を示す。複数のエラー線１はシステムの各種の
部分φ）Ｉ−出て、エラー状態を表示する。マスク線２
の上°の信号によって禁止されないエラーは、ブロック
３によって受取られる。ブロック３は２つの出力を有す
る。第１の出力４は１つ又はそれ以上の゛ユニットを停
止させ、第２の出力５は、ＯＲゲート６を介して、サー
ビス・プロセッサへ至る線７の上に割込信号を与する。
Ｕｎｉｔ Ｉｎ５ｔａｌｌａｔｉｏｎ ／ Ｍａｉ
ｎｔｅｎａｎｃｅ（Ｐ ＧＭ ）（５ｅｒｉａｌ Ｎｎ
ｍｂｅｒｓ ４１０００ ａｎｄＡｂｏｖｅ）（Ｆｏ
ｒｍ Ｎｏ、 ＳＹ２２−７０７２ ） ）第１図は、
データ処理システムにおける典型的な先行技術のエラー
表示同格を示す。複数のエラー線１はシステムの各種の
部分φ）Ｉ−出て、エラー状態を表示する。マスク線２
の上°の信号によって禁止されないエラーは、ブロック
３によって受取られる。ブロック３は２つの出力を有す
る。第１の出力４は１つ又はそれ以上の゛ユニットを停
止させ、第２の出力５は、ＯＲゲート６を介して、サー
ビス・プロセッサへ至る線７の上に割込信号を与する。
サービス・プロセッサは、エラー表示を分析して、エラ
ーの原因及びそれを回復する方法を決定するために使用
される。各種のエラー・インディケータの状況は、状況
レジスタ２０を介してナクセス可能である。
ーの原因及びそれを回復する方法を決定するために使用
される。各種のエラー・インディケータの状況は、状況
レジスタ２０を介してナクセス可能である。
エラー状態の分析に伴う問題点は、１つを越えるエラー
がブロック３で表示された場合に、どのエラーが最初の
トラブルを生じたのか、またシステムが停止する前に、
どのエラーが最初のエラーの伝播から生じたのか必ずし
も容易に判別し得ないことである。
がブロック３で表示された場合に、どのエラーが最初の
トラブルを生じたのか、またシステムが停止する前に、
どのエラーが最初のエラーの伝播から生じたのか必ずし
も容易に判別し得ないことである。
ここで第２図を参照すると、そとには本発明のブロック
図が示される。Ｎ個のエラー・インディケータ８、ＯＲ
ゲート９、サービス・プロセッサへ信号を与えるアテン
ション線１０け、第１図に示される先行技術のブロック
３、ＯＲゲート６、アテンション線７と本質的に同じ機
能を実行する。
図が示される。Ｎ個のエラー・インディケータ８、ＯＲ
ゲート９、サービス・プロセッサへ信号を与えるアテン
ション線１０け、第１図に示される先行技術のブロック
３、ＯＲゲート６、アテンション線７と本質的に同じ機
能を実行する。
エラー−インディケータｉの各４は３つの出力を有する
。即ち線１１は、エラー・インディケータと関連した機
能ユニットのクロックを停止させるために使用される。
。即ち線１１は、エラー・インディケータと関連した機
能ユニットのクロックを停止させるために使用される。
前条作付は線１２は、ラッチ／トリガ対１３をセ５）す
るのに必要な２つの入力の１つを与える。アテンション
線１４は、ＯＲケート９′ＪＦｒ：通った後に、サービ
ス・プロセッサへ接続さ刊、るアテンション線を与える
。
るのに必要な２つの入力の１つを与える。アテンション
線１４は、ＯＲケート９′ＪＦｒ：通った後に、サービ
ス・プロセッサへ接続さ刊、るアテンション線を与える
。
アテンション線１４は優先順位ネットワーク１５へ入る
。ネットワーク１５は、エンコーダ１６及γ１ゲート１
′７を介して、１つのエラー・インデイケーぞ８の識別
情報をトラップ・レジスタ１８に入れる。トラップ・レ
ジスタ１８の内容がゲート１９を介して状況レジスタ２
０へ読出された時、トラップ・レジスタにある識別情報
がデコーダ２１によってデコードされ、優先順位ネット
ワーク１５の出力と共にＮ個のＡＮＤゲート２２のバン
クへ送られる。ＡＮＤゲート２２の出力は、エラー・イ
ンディケータ８と関連したラッチ／トリガ対１６をオン
にするｒめ、適当々セット線２３を与える。その時のエ
ラー・インディケータ８は、トラップ・レジスタの中に
表示される。更に第２図には、複数アテンション検出機
構２４が設けられている。検出機構２４は、ゲート２５
を介して、１つを越えるアテンション線１４がアップで
あることを示す表示を状況レジスタ２０ヘセツトする。
。ネットワーク１５は、エンコーダ１６及γ１ゲート１
′７を介して、１つのエラー・インデイケーぞ８の識別
情報をトラップ・レジスタ１８に入れる。トラップ・レ
ジスタ１８の内容がゲート１９を介して状況レジスタ２
０へ読出された時、トラップ・レジスタにある識別情報
がデコーダ２１によってデコードされ、優先順位ネット
ワーク１５の出力と共にＮ個のＡＮＤゲート２２のバン
クへ送られる。ＡＮＤゲート２２の出力は、エラー・イ
ンディケータ８と関連したラッチ／トリガ対１６をオン
にするｒめ、適当々セット線２３を与える。その時のエ
ラー・インディケータ８は、トラップ・レジスタの中に
表示される。更に第２図には、複数アテンション検出機
構２４が設けられている。検出機構２４は、ゲート２５
を介して、１つを越えるアテンション線１４がアップで
あることを示す表示を状況レジスタ２０ヘセツトする。
それによって、１つを越える工、ラーの感知が表示され
る。
る。
第２図に示された装置かどのように動作するかを説明す
るに当って、次のような初期条件があるものと仮定する
。即ち、如何なるエラー線もアップに々っておらず、ト
ラップ・レジスタは口〜ドさガておらず、力ｎ何なるラ
ッチ／トリガ対もセットされておらず、ユニットのエラ
ー社、そのユニットのクロックを停止させ、かつサービ
ス・プロセッサへアテンション信号を与える本のとする
。
るに当って、次のような初期条件があるものと仮定する
。即ち、如何なるエラー線もアップに々っておらず、ト
ラップ・レジスタは口〜ドさガておらず、力ｎ何なるラ
ッチ／トリガ対もセットされておらず、ユニットのエラ
ー社、そのユニットのクロックを停止させ、かつサービ
ス・プロセッサへアテンション信号を与える本のとする
。
第２図に示される第２のエラー・インディケータが、エ
ラー信号を受取った最初の吃のと仮定する。そのアテン
ション線１４は、ＯＲゲート９を介してアテンション線
１０を上昇させ、サービス・プロセッサへ信号を与える
。同時に、線１１上の信号は、関連した機能ユニットの
クロックを停止し始め、８１４上の信号は、ネットワー
ク１５全通され、エンコーダ１６によってエンコードさ
れ、ゲート１７？介してトラップ・レジスタ１８へゲー
ト・スルーされる（トラップ・レジスタ１８は未だロー
ドされていなかったから）。第２エラー・インディケー
タの線１２上にある第３の出力は、関連するラッチ／ト
リガ対をセットするための最初の出力となる。
ラー信号を受取った最初の吃のと仮定する。そのアテン
ション線１４は、ＯＲゲート９を介してアテンション線
１０を上昇させ、サービス・プロセッサへ信号を与える
。同時に、線１１上の信号は、関連した機能ユニットの
クロックを停止し始め、８１４上の信号は、ネットワー
ク１５全通され、エンコーダ１６によってエンコードさ
れ、ゲート１７？介してトラップ・レジスタ１８へゲー
ト・スルーされる（トラップ・レジスタ１８は未だロー
ドされていなかったから）。第２エラー・インディケー
タの線１２上にある第３の出力は、関連するラッチ／ト
リガ対をセットするための最初の出力となる。
次にサービス・プロセッサは状況読取指令を出す。この
指令は、トラップ・ローダン）（ＴＲＡＰ ＬＯＡＤ
ＥＤ）信号と糾合されて、トラップ−レジスタの内容を
、ゲート１９を介して状況レジスタ２０の適当々位置ヘ
ゲートする。この時点で、トラップ−レジスタ１８の内
容がデコーダ２１によってデコードされ、ネットワーク
１５がら出た線に対応する線を上昇させる。ネットワー
ク１５からの線はＡＮＤゲート２２を介してセット線２
３の１つを上昇させ、第２エラー・インディケータと関
連したラッチ／トリガ対をオンにする。
指令は、トラップ・ローダン）（ＴＲＡＰ ＬＯＡＤ
ＥＤ）信号と糾合されて、トラップ−レジスタの内容を
、ゲート１９を介して状況レジスタ２０の適当々位置ヘ
ゲートする。この時点で、トラップ−レジスタ１８の内
容がデコーダ２１によってデコードされ、ネットワーク
１５がら出た線に対応する線を上昇させる。ネットワー
ク１５からの線はＡＮＤゲート２２を介してセット線２
３の１つを上昇させ、第２エラー・インディケータと関
連したラッチ／トリガ対をオンにする。
そのラッチ／トリガ対の出力は線２７を介してエラー・
インディケータの入力へフィードバックされ、そのエラ
ー・インディケータの出力を禁止する。
インディケータの入力へフィードバックされ、そのエラ
ー・インディケータの出力を禁止する。
更に、第２エラー・インディ、ケータに関連した機能ユ
ニットのクロックが停止されている間に、エラーがデー
タ処理システムの中を伝播し、第１及び第Ｎ番目のエラ
ー・インディケータに関連した機能ユニットの中でエラ
ー・インディケータをセットしたものと仮定する。トラ
ップ・レジスタ１８の内容を状況レジスタ２ｏへ移動さ
せた状況読取指令は、トラップ・レジスタ１８をリセッ
トし、そねによって第１及び第Ｎ番目のエラー・インデ
ィケータをしてそれらの出力をネットワーク１５へ与え
させる。１つを超えるアテンション線がアップであるか
ら、ゲート２５は、状況レジスタ２０へ、１つを超える
エラーが感知された表示を通す。トラップ・レジスタが
アンロードされた後、第１又は第Ｎ番目のエラー・イン
ディケータの表示が、それらの相対的優先順位に従って
、ネットワーク１５、エンコーダ１６、ゲート１７を通
ってトラップ・レジスタ１８ヘロードされる。
ニットのクロックが停止されている間に、エラーがデー
タ処理システムの中を伝播し、第１及び第Ｎ番目のエラ
ー・インディケータに関連した機能ユニットの中でエラ
ー・インディケータをセットしたものと仮定する。トラ
ップ・レジスタ１８の内容を状況レジスタ２ｏへ移動さ
せた状況読取指令は、トラップ・レジスタ１８をリセッ
トし、そねによって第１及び第Ｎ番目のエラー・インデ
ィケータをしてそれらの出力をネットワーク１５へ与え
させる。１つを超えるアテンション線がアップであるか
ら、ゲート２５は、状況レジスタ２０へ、１つを超える
エラーが感知された表示を通す。トラップ・レジスタが
アンロードされた後、第１又は第Ｎ番目のエラー・イン
ディケータの表示が、それらの相対的優先順位に従って
、ネットワーク１５、エンコーダ１６、ゲート１７を通
ってトラップ・レジスタ１８ヘロードされる。
これは、紬に第２エラー・インディケータについてなさ
れた場合と同様である。サービス・プロセッサが状況レ
ジスタ２０の内容をログした後、そわ、は、トラップ・
レジスタ１８の新しい内容を状況レジスタ２０ヘロード
するため、他の状況読取指令を出讐。前′と同じように
、これは適当なラッチ／トリガ対・をセットする結果と
カシ、それによって関連したエラー・インディケータの
アテンション線が降下する。次に、エラーを感知した最
後のエラー・インディケータの内容がネットワーク１５
、エンコーダ１６、ゲート１７を通ってトラップ・レジ
スタ１８へ入れられ、後にそれが状況レジスタへ読出さ
れる。エラー信号を受取りかつマスクされていない全て
のエラー・インディケータが、それらの識別情報を記録
された後に、エラー・インディケータの全てはそれらの
アテンション線をＯＲゲート９及びネットワーク１５が
ら禁止される。これはアテンション線１ｏ上の信号を降
下させ、従ってサービス・プロセッサへ、それ以上の記
録されるべきエラー状態が存在しないことを知らせる。
れた場合と同様である。サービス・プロセッサが状況レ
ジスタ２０の内容をログした後、そわ、は、トラップ・
レジスタ１８の新しい内容を状況レジスタ２０ヘロード
するため、他の状況読取指令を出讐。前′と同じように
、これは適当なラッチ／トリガ対・をセットする結果と
カシ、それによって関連したエラー・インディケータの
アテンション線が降下する。次に、エラーを感知した最
後のエラー・インディケータの内容がネットワーク１５
、エンコーダ１６、ゲート１７を通ってトラップ・レジ
スタ１８へ入れられ、後にそれが状況レジスタへ読出さ
れる。エラー信号を受取りかつマスクされていない全て
のエラー・インディケータが、それらの識別情報を記録
された後に、エラー・インディケータの全てはそれらの
アテンション線をＯＲゲート９及びネットワーク１５が
ら禁止される。これはアテンション線１ｏ上の信号を降
下させ、従ってサービス・プロセッサへ、それ以上の記
録されるべきエラー状態が存在しないことを知らせる。
サービス・プロセッサ、又は他の適当なシステム・エレ
メント又は人間の介在によって、エラー・インディケー
タの各々へ入力されたエラー信号を生じた条件が訂正さ
れると、ラッチ／トリガ対は線２８を介してリセットさ
れる。次いでシステムは、通常の機能を再開する準備を
整える。
メント又は人間の介在によって、エラー・インディケー
タの各々へ入力されたエラー信号を生じた条件が訂正さ
れると、ラッチ／トリガ対は線２８を介してリセットさ
れる。次いでシステムは、通常の機能を再開する準備を
整える。
ここで第３図を参照すると、そこには本発明で使用され
てよい新規なエラー・インディケータの詳細が示される
。第３図に示されるエレメントの全ては、優先順位調整
回路２９の中にあるものを除いて、第２のエラー・イン
ディケータ８の中に含まへる。
てよい新規なエラー・インディケータの詳細が示される
。第３図に示されるエレメントの全ては、優先順位調整
回路２９の中にあるものを除いて、第２のエラー・イン
ディケータ８の中に含まへる。
エラーが生じると、線３０上に信号を発生し、この信号
は、エラーの場合のハード・ストップがマスクされてい
ないことを示す１１ｊ３１上の信号と組合せられて、Ａ
ＮＤゲート３２を介して組１１上にクロック停止信号を
発生する。線３０上のエラー信号は、サービス・トリガ
線２７がセットされておらず、特定の機能ユニットがマ
スクされていない（線３３）条件と組合せられてＡＮＤ
ゲート３４を能動化する。それは、第２図のＯＲゲート
９へ送られるアテンション信号（線１４）′ｌｋ発生す
るためである。第２図に示されるように、同じ信号が直
接にネットワーク１５へ送られる。
は、エラーの場合のハード・ストップがマスクされてい
ないことを示す１１ｊ３１上の信号と組合せられて、Ａ
ＮＤゲート３２を介して組１１上にクロック停止信号を
発生する。線３０上のエラー信号は、サービス・トリガ
線２７がセットされておらず、特定の機能ユニットがマ
スクされていない（線３３）条件と組合せられてＡＮＤ
ゲート３４を能動化する。それは、第２図のＯＲゲート
９へ送られるアテンション信号（線１４）′ｌｋ発生す
るためである。第２図に示されるように、同じ信号が直
接にネットワーク１５へ送られる。
しかし、本発明の実施例において若干の変更が′友され
てよい。この変更によって、ノ１−ド・ストップされた
ユニットからのエラー表示が、・・−ド・ストップされ
てい々いユニットのエラー表示よりも前に処理されるよ
うに強制される。その処理は通常の優先順位とは無関係
に実行される。もしこの特定のエラー・インディケータ
のために、ハード・ストップがマスク・オフされていな
ければ、ＡＮＤゲート５４の出力は、組３１上の信号と
同時に、ＡＮＤゲート３７を能動化して、ＯＲゲート３
８を介して信号を優先順位ネットワークへ通す。しかし
、このエラー・インディケータに関連したユニットのた
めのハード・ストップがマスクされていれば、耐３１は
アップとならず、ＡＮＤゲート３７は能動化されない。
てよい。この変更によって、ノ１−ド・ストップされた
ユニットからのエラー表示が、・・−ド・ストップされ
てい々いユニットのエラー表示よりも前に処理されるよ
うに強制される。その処理は通常の優先順位とは無関係
に実行される。もしこの特定のエラー・インディケータ
のために、ハード・ストップがマスク・オフされていな
ければ、ＡＮＤゲート５４の出力は、組３１上の信号と
同時に、ＡＮＤゲート３７を能動化して、ＯＲゲート３
８を介して信号を優先順位ネットワークへ通す。しかし
、このエラー・インディケータに関連したユニットのた
めのハード・ストップがマスクされていれば、耐３１は
アップとならず、ＡＮＤゲート３７は能動化されない。
ＡＮＤゲート３４からの信号は、ＡＮＤゲート３９が優
先順位調整回路２９からの出力線４０によって能動化さ
れた時にのみ、優先順位ネットワークへ通される。
先順位調整回路２９からの出力線４０によって能動化さ
れた時にのみ、優先順位ネットワークへ通される。
優先順位調整回路２９は、単にＯＲゲート４１とインバ
ータ４２を含む。ＯＲゲート４１は、エラー・インディ
ケータの各々にあるＡＮＤ回路３７の各々から１つの入
力を受取る。もしどれかのインディケータが、ハード・
ストップがマスクされていない機能ユニットについてエ
ラーを示すならば、ＯＲゲート４１への入力の少なくと
も１つがアップとなり、エラー・インディケータの全て
において、インバータ４２の出力がＡＮＤゲート３９を
無能化する。これは、最高優先順位の全面的にマスクさ
れていないエラー・インディケータが、次に第２図のネ
ットワ７−り・’１５”＞信号を与えるものであること
を確実にする。
ータ４２を含む。ＯＲゲート４１は、エラー・インディ
ケータの各々にあるＡＮＤ回路３７の各々から１つの入
力を受取る。もしどれかのインディケータが、ハード・
ストップがマスクされていない機能ユニットについてエ
ラーを示すならば、ＯＲゲート４１への入力の少なくと
も１つがアップとなり、エラー・インディケータの全て
において、インバータ４２の出力がＡＮＤゲート３９を
無能化する。これは、最高優先順位の全面的にマスクさ
れていないエラー・インディケータが、次に第２図のネ
ットワ７−り・’１５”＞信号を与えるものであること
を確実にする。
第３図に示されるように、エラー・インディケータの残
りの出力である前条作付は線１２は、単に線３０上のエ
ラー信号と、機能ユニットがマスクされて、いないこと
を示す線３３上の信号とが同時に生じた時に信号を有す
る。この信号はＡＮＤゲート４３を能動化する。
りの出力である前条作付は線１２は、単に線３０上のエ
ラー信号と、機能ユニットがマスクされて、いないこと
を示す線３３上の信号とが同時に生じた時に信号を有す
る。この信号はＡＮＤゲート４３を能動化する。
これまで説明−１た実施例に対しては種々の変更がなさ
れてよいことは勿論である。
れてよいことは勿論である。
例えば、本発明はサービス・プロセッサを含むシステム
で使用されるものとして説明した。サービス′・プロセ
ッサは、少なくとも成る程度まで、エラー状態の診断及
びロギングを制御する。本発明は、エラーが生じた時に
そのまま停止し、その修復に人間の介在を必要とするシ
ステムでも使用できることＩ・寸明らかである。
で使用されるものとして説明した。サービス′・プロセ
ッサは、少なくとも成る程度まで、エラー状態の診断及
びロギングを制御する。本発明は、エラーが生じた時に
そのまま停止し、その修復に人間の介在を必要とするシ
ステムでも使用できることＩ・寸明らかである。
同様に、実施例では、１度エラー信号がログされ分析さ
れた後、それが優先順位ネットワークへ入るのを禁止す
るため、ラッチ／トリガ対が使用された。勿論、利用さ
れた信号を追跡し又はデゲートするための他の適当な手
法を使用することができる。
れた後、それが優先順位ネットワークへ入るのを禁止す
るため、ラッチ／トリガ対が使用された。勿論、利用さ
れた信号を追跡し又はデゲートするための他の適当な手
法を使用することができる。
更に、本発明は、実施例におけるように、最初に生じた
エラーを保存し、次いで所定の優先順位に従って他のエ
ラーを処理するのではなく、エラーの完全なシーケンス
を捕捉するため複合化することができる。しかし、この
解決策は推奨されない。何故ならば、費用及び複雑性が
増す割に、十分な利点があるかどうか疑問だからである
。典型的には、修復動作は主として最初のエラーに基い
て行われ、そのエラーをログされた他のエラーと相関ず
ける試みが表されよう。それは、ログされた他のエラー
が最初のエラーに対して合理的に予想できる２次エラー
であるかどうかを調べるためである。一般的には、最初
のエラーの原用を除去すれば、他のエラー′も修復でき
よう。もし修復できなければ、続けてシステムを走らせ
ることによって、他のエラーのどれが最初に生じたのか
を自動的に決定することができ、プロセスが繰返される
。
エラーを保存し、次いで所定の優先順位に従って他のエ
ラーを処理するのではなく、エラーの完全なシーケンス
を捕捉するため複合化することができる。しかし、この
解決策は推奨されない。何故ならば、費用及び複雑性が
増す割に、十分な利点があるかどうか疑問だからである
。典型的には、修復動作は主として最初のエラーに基い
て行われ、そのエラーをログされた他のエラーと相関ず
ける試みが表されよう。それは、ログされた他のエラー
が最初のエラーに対して合理的に予想できる２次エラー
であるかどうかを調べるためである。一般的には、最初
のエラーの原用を除去すれば、他のエラー′も修復でき
よう。もし修復できなければ、続けてシステムを走らせ
ることによって、他のエラーのどれが最初に生じたのか
を自動的に決定することができ、プロセスが繰返される
。
更に他の変更例として、優先順位ネットワーク及びシス
テムの他の部分からエラー信号をデゲートする機構（実
施例において社ラッチ／トリガ対）のいくつかは、１つ
を超える入力を禁止するため、集団にまとめることがで
きる。こねは、１つを超えるエラー・インディケータが
１つの機能ユニットに゛関連しているシステムで特に有
用であろう。
テムの他の部分からエラー信号をデゲートする機構（実
施例において社ラッチ／トリガ対）のいくつかは、１つ
を超える入力を禁止するため、集団にまとめることがで
きる。こねは、１つを超えるエラー・インディケータが
１つの機能ユニットに゛関連しているシステムで特に有
用であろう。
ユニットからの１つの・エラーが処理された後、そのユ
ニットに対する全ての残りのエラー・インディケータを
禁止することは、良いアイデアと言える。
ニットに対する全ての残りのエラー・インディケータを
禁止することは、良いアイデアと言える。
更に、ラッチ／トリガ対をセットしている時、デコーダ
２１及び優先順位ネットワーク１５の出力をＡＮＤ結合
することによって、強い安全策が構じられる。回路に誤
動作が々いものと仮定すれば、こわら出力のいずれかで
十分である。
２１及び優先順位ネットワーク１５の出力をＡＮＤ結合
することによって、強い安全策が構じられる。回路に誤
動作が々いものと仮定すれば、こわら出力のいずれかで
十分である。
本発明の大切な要素は、次のように述べることができる
。時間的に最初に生じたエラー（又は特定の種類の最初
に生じたエラー）が、明確に決定され、クロックが停止
される前に生じたかも知れない追加的エラーも決定され
る。これに関する全ての情報がシステムから検索可能で
ある。実際の実施態様は、具体的なシステム・アーキテ
クチャ−に従って、システムごとに変化することが考え
られる。
。時間的に最初に生じたエラー（又は特定の種類の最初
に生じたエラー）が、明確に決定され、クロックが停止
される前に生じたかも知れない追加的エラーも決定され
る。これに関する全ての情報がシステムから検索可能で
ある。実際の実施態様は、具体的なシステム・アーキテ
クチャ−に従って、システムごとに変化することが考え
られる。
第１図は先行技術に基く典型的なテータ処理システムの
１部をプロツクフ形′式で示し１．第２図は本発明の実
施例を全体的プロン・り図で示し、第６図は第２図に示
される重要な論理ブロックの１つを詳細に示したもので
ある。 ８・・・・エラー・インディケータ、９・・・・ＯＲゲ
ート、１３・・・・ラッチ／トリガ対、１５・・・・優
先順位ネットワーク、１６・・・・エンコーダ、１７・
・・・ゲート、１８・・・・ トラップ・レジスタ、１
９・・・・ゲート、２０・・・・状況レジスタ、２１・
・・・デコーダ、２２・・・・ＡＮＤゲート、２４・・
・・複数アテンション検出機構、２５・・・・ゲート。 出願人 インターナショナル・ビジネス・マシーン
ズ・コづ幀々づタン特開０３５８−８４３５１（６）
１部をプロツクフ形′式で示し１．第２図は本発明の実
施例を全体的プロン・り図で示し、第６図は第２図に示
される重要な論理ブロックの１つを詳細に示したもので
ある。 ８・・・・エラー・インディケータ、９・・・・ＯＲゲ
ート、１３・・・・ラッチ／トリガ対、１５・・・・優
先順位ネットワーク、１６・・・・エンコーダ、１７・
・・・ゲート、１８・・・・ トラップ・レジスタ、１
９・・・・ゲート、２０・・・・状況レジスタ、２１・
・・・デコーダ、２２・・・・ＡＮＤゲート、２４・・
・・複数アテンション検出機構、２５・・・・ゲート。 出願人 インターナショナル・ビジネス・マシーン
ズ・コづ幀々づタン特開０３５８−８４３５１（６）
Claims (1)
- アテンションが向けられる前に異った時点でセットされ
てよい複数のエラー・インディケータを含むデータ処理
システムにおいて、最初に生じるエラーを表示する手段
と、続いて生じるエラーの表示を保存する手段と、上記
最初に生じるエラーを識別する手段と、上記続いて生じ
るエラーを識別する手段とを具備し、上記最初に生じる
エラー及び続いて生じるエラーの表示を順次に与えるこ
とを特徴とするエラー表示付与装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US320162 | 1981-11-10 | ||
| US06/320,162 US4464751A (en) | 1981-11-10 | 1981-11-10 | Machine check coordination |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5884351A true JPS5884351A (ja) | 1983-05-20 |
| JPH0160860B2 JPH0160860B2 (ja) | 1989-12-26 |
Family
ID=23245153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57143536A Granted JPS5884351A (ja) | 1981-11-10 | 1982-08-20 | エラー識別装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4464751A (ja) |
| EP (1) | EP0078887B1 (ja) |
| JP (1) | JPS5884351A (ja) |
| DE (1) | DE3280431D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4616335A (en) * | 1983-06-30 | 1986-10-07 | International Business Machines Corporation | Apparatus for suspending a system clock when an initial error occurs |
| DE3853476T2 (de) * | 1988-05-20 | 1995-10-12 | Ibm | Einrichtung für die Fehlerkorrektur in einem selbstbewachten Datenverarbeitungssystem. |
| US4916697A (en) * | 1988-06-24 | 1990-04-10 | International Business Machines Corporation | Apparatus for partitioned clock stopping in response to classified processor errors |
| US5418794A (en) * | 1992-12-18 | 1995-05-23 | Amdahl Corporation | Error determination scan tree apparatus and method |
| US5946498A (en) * | 1996-11-12 | 1999-08-31 | International Business Machines Corporation | Delivery of client remote procedure calls to a server via a request queue utilizing priority and time-out |
| US20040078724A1 (en) * | 2002-06-26 | 2004-04-22 | Keller S. Brandon | Event processing system |
| JP5217647B2 (ja) * | 2008-06-04 | 2013-06-19 | 富士通株式会社 | 情報処理装置および情報処理方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172451A (en) * | 1981-04-15 | 1982-10-23 | Fujitsu Ltd | Storage system for failed part |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3237166A (en) * | 1960-02-15 | 1966-02-22 | Gen Electric | Data transfer apparatus in a data processing system |
| US3413613A (en) * | 1966-06-17 | 1968-11-26 | Gen Electric | Reconfigurable data processing system |
| US3707714A (en) * | 1971-01-08 | 1972-12-26 | Honeywell Inc | Multiple error detector |
| US4135662A (en) * | 1977-06-15 | 1979-01-23 | Pitney-Bowes, Inc. | Operator prompting system |
| JPS56110163A (en) * | 1980-02-06 | 1981-09-01 | Hitachi Ltd | Logout system |
-
1981
- 1981-11-10 US US06/320,162 patent/US4464751A/en not_active Expired - Fee Related
-
1982
- 1982-07-23 DE DE8282106654T patent/DE3280431D1/de not_active Expired - Lifetime
- 1982-07-23 EP EP82106654A patent/EP0078887B1/en not_active Expired - Lifetime
- 1982-08-20 JP JP57143536A patent/JPS5884351A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172451A (en) * | 1981-04-15 | 1982-10-23 | Fujitsu Ltd | Storage system for failed part |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3280431D1 (de) | 1993-03-25 |
| US4464751A (en) | 1984-08-07 |
| EP0078887B1 (en) | 1993-02-17 |
| EP0078887A2 (en) | 1983-05-18 |
| EP0078887A3 (en) | 1986-01-29 |
| JPH0160860B2 (ja) | 1989-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3517174A (en) | Method of localizing a fault in a system including at least two parallelly working computers | |
| US4996688A (en) | Fault capture/fault injection system | |
| US3806878A (en) | Concurrent subsystem diagnostics and i/o controller | |
| US3810577A (en) | Error testing and error localization in a modular data processing system | |
| US4639916A (en) | Automatic method and machine for the simultaneous testing of data processing systems | |
| US4249166A (en) | Line supervision | |
| JPS5884351A (ja) | エラー識別装置 | |
| US4229734A (en) | Line supervision | |
| US3274564A (en) | Data processor | |
| US4327409A (en) | Control system for input/output apparatus | |
| JPS5862900A (ja) | メモリの単一ビツトエラ−処理方式 | |
| EP0342261B1 (en) | Arrangement for error recovery in a self-guarding data processing system | |
| JPH0512013A (ja) | データ処理装置 | |
| SU1383371A1 (ru) | Устройство дл контрол выполнени программ на эвм | |
| SU1408438A1 (ru) | Устройство дл тестового контрол процессора | |
| SU1300479A1 (ru) | Устройство дл контрол хода программ | |
| JPS5597646A (en) | Data processor | |
| JPS6161427B2 (ja) | ||
| SU1474662A1 (ru) | Устройство контрол операций ввода-вывода | |
| JPS6123240A (ja) | デ−タ処理装置 | |
| SU1088001A1 (ru) | Устройство дл контрол цепей управлени операци ми | |
| KR19990010419A (ko) | 디지털 시스템에서의 에러 검출 장치 및 에러 발생 확인 방법 | |
| JPS58140827A (ja) | 入出力制御装置 | |
| JPS63200250A (ja) | キヤツシユ記憶装置の擬似障害発生方式 | |
| JPH0331953A (ja) | 情報処理装置 |