SU1408438A1 - Устройство дл тестового контрол процессора - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  тестового контрол  исправности процессоров цифровых ЭВМ, имеющих встроенные средства аппаратного контрол . Цель изобретени  - повьппе- ние надежности контрол . Устройство дл  тестового контрол  процессора содержит первую группу 1 элементов И и К регистров 2 передачи данных, К-1 схем 3 сравнени , К-1 элементов И 4, а и 2117 1111 элемент ИЛИ 5, вторую 6, третью 7, четвертую 8 и п тую 9 группы элементов И, блок 18 элементов задержки, элемент НЕ 10, элемент И-НЕ 11, первую 13, вторую 12 и третью 14 группы элементов ИЛИ, блок 15 управлени  режимами, блок 16 распределени  команд , буферный регистр 17. Устройство в процессе рабочего функционировани  ЭВМ позвол ет запоминать необходимую информацию, а во врем  технического обслуживани  на ее основе адекватно воссоздавать ситуации, в которых неисправности (сбои и отказы) процессора про вились в виде ошибок, обнаруженных аппаратным контролем. Устройство может использоватьс  дл  классификации неисправностей (сбой и отказ ), дл  повторени  ошибочных ситуаций необходимое при локализации отказа инженерными методами число раз и дл  проверки качества восстановлени  (ремонта) процессора. 2 з.п. ф-лы. 4 ил. 1 табл. го гч м}} (1 in сл 4i о СХ) 4 00 00 fut I

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  тестового контрол  исправности процессоров цифровых ЭВМ, име- ющих встроенные средства аппаратного контрол  правильности их функционировани .

Целью изобретени   вл етс  повышение достоверности контрол .

На фиг.1 приведены структурна  схема устройства дл  тестового контрол  процессора} на фиг.2 - структурна  схема блока управлени  режимами; на фиг.З - структурна  схема Влока распределени  команд; на фиг.4 - структура информации о командах различных форматов, записываемых в буферный регистр.

Устройство дл  тестового контрол  процессора (фиг.1) содержит первую группу 1 элементов И, К регистров 2 передачи данных, К-1 схем 3 сравнени , К-1 элементов И 4, элемент ИЛИ

14

5, вторую 6, третью 7, четвертую 8 и п тую 9 группы элементов И, элемент НЕ 10,:ч элемент И-НЕ 11, вторую 12, первую 13 и третью 14 группы элементов ИЛИ, блок 15 управлени  режимами.

,

т .

4084382

чики, первый 36, второй 37, третий 38 и четвертый 39 элементы ИЛИ, первый 40, второй 41, третий 42, четвертый 43, п тый 44, шестой 45, седьмой 46, восьмой 47, дев тый 48 и дес тый 49 элементы И, первый 50, второй 51, третий 52 и четвертый 53 элементы НЕ, элемент 54 задержки и регистр 55.

Блок 16 распределени  команд (фиг.З) содержит первый 56 и второй 57 дешифраторы, первый 58 и второй 59 элементы ИЛИ, первый 60, второй 61, третий 62 и четвертый 63 элементы И, первую 64 и вторую 65 группы элементов И, элемент НЕ 66, сумматор 67, первую 68, вторую 69, третью 70 четвертую 71 и п тую 72 группы элементов ИЛИ, группу элементов 73 задержки и счетчик 74.

Устройство работает в одном из двух режимов: в режиме накоплени  тестов с вьщачей накопительной информации на внешнее запоминающее уст- 25 ройство (ВЗУ) по сигналу ошибки от средств аппаратного контрол  (АК) процессора и в режиме приема информации с ВЗУ и запуска тестов.

Режим накоплени  и вьщачи тестов

15

20

35

блок 16. распределени  команд, буфер- зо Устанавливаетс  путем подачи нулево- ный регистр 17, блок 18 элементов задержки , вход 19 устройства дл  подключени  к выходной информационной шине контролируемого процессора, вход 20 тестовой информации устройства вход 21 задани  количества повторов теста устройства, вход 22 устройства дл  подключени  к выходу конца команды контролируемого процессора, вход 23 устройства дл  переключени  к вы- дп ходу операций контролируемого процессора , вход 24 устройства дл  подключени  к выходу синхронизации контролируемого процессора, вход 25 задани 

го сигнала на вход 25 устройства (фиг.1). Запуск устройства осуществл етс  подачей единичного импульса на вход 26 устройства. Этот импульс через вход запуска блока 15 управлени  режимами (фиг.2) ..поступает на вход сброса в ноль счетчика 35 и одновременно через элемент И 40 на вход сброса в ноль счетчика 34, устанавлива  их в нулевые состо ни . Ну- левой сигнал с входа 25 устройства через вход задани  режима блока 15 управлени  режимами запрещает прохождение единичных сигналов через элережима устройства, вход 26 пуска уст-дд менты И 41 и 42 и поступает на вход

ройства, вход 27 устройства дл  подключени  к выходу сигнала аппаратного контрол  контролируемого процессора, вход 28 готовности устройства, информационный выход 29 устройства, выход 30 усггройства дл  подключени  к входной информационной шине контролируемого процесса, выход 31 блокировки и тактовьй выход 32 устройства, выход 33 устройства дл  подключени  к входу разрешени  контролируемого процессо ра.

Блок 15 управлени  режимами (фиг.2) содержит первый 34 и второй 35 счет50

55

элемента НЕ 51, единичный сигнал с выхода которого разрешает прохождение импульса запуска через элемент И 40. Так как счетчик 34 устанавл ва- етс  в нулевое состо ние, то на выходе элемента ИЛИ 37 устанавливаетс  нулевое значение сигнала.

Этот сигнал, соответствующий этапу накоплени  информа.ции тестового набора , через выход режима блока 15 уп равлени  режимами поступает на вход элементов И группы 1 (фиг.1), запреща  прохождение через них сигналов на входы элементов ИЛИ группы 14, и

Устанавливаетс  путем подачи нулево-

го сигнала на вход 25 устройства (фиг.1). Запуск устройства осуществл етс  подачей единичного импульса на вход 26 устройства. Этот импульс через вход запуска блока 15 управлени  режимами (фиг.2) ..поступает на вход сброса в ноль счетчика 35 и одновременно через элемент И 40 на вход сброса в ноль счетчика 34, устанавлива  их в нулевые состо ни . Ну- левой сигнал с входа 25 устройства через вход задани  режима блока 15 управлени  режимами запрещает прохождение единичных сигналов через элед менты И 41 и 42 и поступает на вход

0

5

элемента НЕ 51, единичный сигнал с выхода которого разрешает прохождение импульса запуска через элемент И 40. Так как счетчик 34 устанавл ва- етс  в нулевое состо ние, то на выходе элемента ИЛИ 37 устанавливаетс  нулевое значение сигнала.

Этот сигнал, соответствующий этапу накоплени  информа.ции тестового набора , через выход режима блока 15 уп равлени  режимами поступает на вход элементов И группы 1 (фиг.1), запреща  прохождение через них сигналов на входы элементов ИЛИ группы 14, и

поступает на вход элемента НЕ 10, единичный сигнал с выхода которого разрешает прохождение сигналов через элементы И групп 6 и 9. Нулевой сигнал входа 25 устройства через вход задани  режима и выход режима блока 15 управлени  режима поступает на вход элементов И группы 7, запреща  поступление информации с информацион- IQ кого входа 20 устройства на входы элементов ИЛИ группы 14. Таким образом , на этапе накоплени  тестовых наборов в первом режиме работы устрой- ства информаци  в регистр 17 поступа-i5 ет через элементы. ИЛИ группы 13, элементы И группы 6, элементы ИЛИ группы 14 и элементы И группы 8 информационного входа 19 устройства, подключенного к входам регистров процессора, 20 в которые принимаетс  информаци  (команды , адреса, операнда) по соответствующим микроопераци м. Сигналы данных микроопераций процессора поступают через вход 23 устройства и через 25 элементы ИЛИ группы 12 на входы элементов И группы 8, разрешени  прием информации в соответствующие группы разр дов регистра 17 (параллельно с приемом этой же информации на.соот- ЗО ветствукщие регистры процессора, осуществл емым теми же микроопераци ми). Подключение входов 18 и 23 устройства к регистрам процессора и выходам

микроопера;ций блока микропрограммного - ничный потенциал, разрешающий дальуправлени  процессора соответственно и соединение выходов элементов ШШ группы 12 и 13с входами элементов И групп 8 и 6 соответственно осуществл ютс  таким образом, чтобы в регис-дд ции с выхода одной из схем сравнени , тре 17 информаци  о выполн емых про- Регистры 2 передачи данных реали- цессором командах различного формата зованы на двухступенчатых триггерах.

нейшее распространение единичного сигнала через элементы И 4 до тех пор, пока оно не будет прекращено нулевым сигналом сравнени  кодов операзапоминалась в таком ввде, как это показано на фиг.4 (рассмотрение осуществл етс  применительно к процессору с системой команды ЕС ЭВМ). В зависимости от формата (RR, RX, RS или SS) команд и использовани  в них регистров различного типа (РОН - регистров общего назначени , РПЗ - регистров с плавакицей зап той) в одних и тех же группах разр дов регистра 17 может запоминатьс  различна  информаци . На фиг.4 использованы следующие обозначени : ССП - слово состо ни  программы, КК - код команды, от, ОП2 - первый и второй операнды, В - значение базового адреса операнда X - значение индекса.

Накопленна  в процессе выполнени  команды информаци  из регистра 17 по сигналу окончани  выполнени  команды поступающему из процессора на вход 2 устройства и проход щему через элемент ИЛИ 5 на вход разрешени  приема информации первого регистра 2 передачи данных, передаетс  в этот регистр Одновременно этот сигнал поступает на вход первого элемента И 4.

Если код операции в коде команды на регистре 17, поступающий через элементы задержки блока 18 и через элементы И группы 9 на первые входы схем 3 сравнени , не равен коду операции в коде команды на первом регистре 2 передачи данных, поступающему на второй вход первой схемы 3 сравнени , то на выходе этой схемы по вл етс  единичный сигнал несравнени  кодов операции, который разрешает прохождение единичного сигнала на выход первого элемента И 4, откуда он поступает на вход разрешени  приема информации второго регистра 2 передачи данных, по которому в него записьша- етс  предыдущее значение информации первого регистра 2 передачи данных. Если код операции в коде команды на втором регистре 2 передачи данных не равен коду операции в коде команды на регистре 17, то на выходе второй схемы 3 сравнени  удерживаетс  единичный потенциал, разрешающий дальции с выхода одной из схем сравнени , Регистры 2 передачи данных реали- зованы на двухступенчатых триггерах.

нейшее распространение единичного сигнала через элементы И 4 до тех пор, пока оно не будет прекращено нулевым сигналом сравнени  кодов опера

прием значений в которые осуществл етс  по переднему фронту синхроимпульса , а перепись этих значений во вторую ступень и по вление их на выходах триггеров - по заднему фронту синхроимпульса. Элементы задержки блока 18 необходимы дл  того, чтобы код операции, вьтолненной процессором команды, удерживалс  на входах схем 3 сравнени  до завершени  процесса распространени  единичного импульса через все элементы И 4. Таким образом , регистры 2 передачи данных в совокупности со схемами 3 сравнени  и элементами И 4 образуют регистровый

рсуществ11 етс  последовательна  пере514084386

дача информации от предьщущего регнс- элементы ИЛИ группы 14 и элементы И тра к последующему, но только до того группы 1 поступает информаци  с вы- регистра 2 передачи данных, в котором хода К-го регистра 2 передачи данных, хранитс  и;1формаци  о команде с ко- что соответствует этапу вьздачи и цик- дом операции, совпадающим с кодом лической передачи информации в регис- операции в регистре 17. Такой стек, трах 2 передачи данных и регистре 17. содержащий К регистров 2 передачи дан Единичный сигнал с выхода элемен- данных, где К - количество различных та ИЛИ 37 поступает на вход элемента кодов операций в системе, команд про- Q И 45, на второй вход которого посту- цессора, позвол ет запоминать по од- пает единичный сигнал с выхода эле- ному экземпл ру (последней реализа- мента НЕ 53. При готовности ВЗУ к рации ) команды каждого типа,(каждого боте на вход 28 устройства подаетс  кода операции с упор дочением их по единичный сигнал, который, проход  времени вьтолнени  процессором), са- 15 через вход готовности блока 15 управ- ма  ранн   команда находитс  в К-м, лени  режимами и через элементы И 45 последн   вьтолненна  процессором ко- у ИЛИ 39, вычитает единицу из значе- манда - в первом регистре 2 передачи ни  на счетчике 34 и через элемент И данных.49 и тактовьй выход блока 15 управлеУстройство , работа  в первом режи- 2о ни  режимами поступает на выход 32 ме, посто нно обновл ет информацию в устройства. Единичный сигнал на выхо- регистрах 2 передачи данных до обна- де 32 устройства воспринимаетс  ВЗУ ружени  оамбки средствами АК процес- как сигнал начала работы (в данном сора и поступлени  соответствующего случае записи). ВЗУ записывает инфор- единичного сигнала на вход 27 устрой- 25 мацию, принимаемую с выхода К-го ре- ства. Этот сигнал через вход ошибки гистра 2 передачи данных через инфор- блока 15 управлени  режимами (фиг.2) мационный выход 29 устройства. Одно- и через элемент И 43, открытый еди- временно единичный сигнал с выхода ничным сигналом с выхода элемента элемента ИЛИ 39 через выход сдвига НЕ 51, и элемент ИЛИ 36 поступает на зо блока 15 управлени  режимами поступа- вход начальной установки первого ет на входы элементов ИЛИ 5 и груп- счетчика 34, устанавлива  на нем зна- пы 12. Закончив запись информации, чение К (переход к этапу выдачи тес- ВЗУ с имает и вновь ныставл ет еди- та на ВЗУ в первом режиме работы уст- сигнал готовности на вход 28 ройства). При этом на выходе элемен- устройства, в результате чего осущё- та ИЛИ 37 по вл етс  единичный сиг- ствл етс  циклический сдвиг информа- нал. Который через элемент И 44 и вы- ции в регистрах 2 передачи данных и ход блок ировки блока 15 управлени  регистре 17. Затем вновь по сигналу режимами поступает на вход 31 устрой- готовности ВЗУ из значени  счетчика ства, указыва  режим записи информа- Q 34 вычитаетс  единица и т.д. до уста- ции дл  ВЗУ и блокиру  работу процес- новки счетчика в нулевое состо ние. сора до окончани  вьщачи информации Наличие схем 3 сравнени  и элементов на ВЗУ. И 4 не преп тствует циклической пере-

Единичный сигнал с выхода элемен- даче информации, так как нулевым сиг- та ИЛИ 37 через выход режима блока 15 g налом с выхода элемента НЕ 10 выходы управлени  режимами поступает на вход элементов И группы 9 удерживаютс  в элемента НЕ 10 и третьи входы элемен- нулевом состо нии, что соответствует тов И группы 1. Нулевой сигнал с вы- нулевому (отсутствующему в системе хода элемента НЕ 10 запрещает прохож- команд) току операции, дение информации через элементы И. п Когда значение счетчика 34 стано- групп 6 и 9. Нулевой сигнал с входа витс  равным нулю, на выходе элемен- режима и единичный сигнал с выхода та ИЛИ 37 по вл етс  нулевой сигнал, элемента НЕ 53 блока 15 управлени  что соответствует переходу вновь к режимами через выход режима этого этапу накоплени  тестов первого режи- блока поступают на входы элемента gg ма работы устройства,, при этом снима- И-НЕ 11. Единичный сигнал с выхода етс  сигнал блокировки работы процес- элемента И-НЕ 11 поступает на входы сора (выход 31 устройства) и запреща- элементов И группы 1, вследствие чего етс  прохождение единичных сигналов на входы элементов И группы 8 через готовности ВЗУ через элемент И 45,

71

Распространение единичного сигнала с выхода элемента НЕ 52 на вход счетчика 35 через элемент И 42 блокируетс  нулевым сигналом с входа задани  режима входа 25 устройства. Регистры 2 передачи данных и регистр 17 вновь содержат ту же информацию, что и в момент обнаружени  ошибки средствами АК процессора. Запрещаетс  прием информации через элементы И группы 1 и разрешаетс  прием информации в регистр 17 через элементы И группы 6. При сн тии сигнала АК и пуске процес

сора запоминание информации в регист- ig которого блокирует прохождение инфорровом стеке продолжаетс  до следующего обнаружени  ошибки средствами АК процессора. Затем вновь осуществл етс  вьщача накопленной информаци  на ВЗУ и т.д.

В результате работы устройства в первом режиме в пам ть ВЗУ записываетс  некоторое количество тестовых наборов, которые впоследствии могут быть прин ты в ВЗУ, в регистры 2 передачи данных устройства и регистр 17 и вьшолнены во втором режиме работы устройства.

Режим приема и запуска тестов устанавливаетс  путем подачи единичного сигнала на вход 25 устройства. Процессор должен быть переведен в режим покомандной работы и останова по сигналу АК. На регистр 55 через вход 21 устройства заноситс  число реализаций каждого тестового набора. Запуск устройства осуществл етс  подачей единичного импульса на вход 26 устройства, По этому импульсу счетчик 35 устанавливаетс  в ноль, а счетчик 34 единичным импульсом, проход щим через элементы И 41 и ИЛИ 36, устанавливаетс  в состо ние К, Значение ноль на счетчике 35 и отличие от нул  значение на счетчике 34 при втором режиме работы устройства  вл етс  признаком этапа приема тестового набора в ВЗУ на регистры 2 передачи данных и регистр 17,

Так как на выходе элемента НЕ 51 удерживаетс  нулевое значение сигнала , то на выходе элемента И 44 и.

g данных и регистре 17 блокирована. Этап приема завершаетс , когда на счетчике 34 устанавливаетс  нулевое значение. При этом на выходе элемента ИЛИ 37 по вл етс  нулевой сигнал, закрывающий элемент И 45 и вызывающи по вление единичного сигнала на выхо де элемента НЕ 52, которьй, пройд  через элемент И 42, вычитает из значени  счетчика 35 единицу, а затем.

следовательно, на выходе 31 устройства также .удерживаетс  нулевой сигнал , означающий отсутствие блокировкиgs пройд  через элемент И 46, разрешает работы процессора и режим чтени  ин-.прием на счетчик 35 значени  с реги- формации с ВЗУ.отра 55, На выходе элемента ИЛИ 38

Единичный сигнал с выхода элемен-.по вл етс  единичный сигнал, а на

та ИЛИ 37 через выход режима блока 15выходе элемента НЕ 53 - нулевой, за8

управлени  режимами поступает на вход элемента НЕ 10, нулевой сигнал с выхода которого блокирует прохождение сигналов через элементы И групп 6 и 9. Единичные сигналы с выхода элемента НЕ 53 и с входа задани  режима блока 15 задани  режима через выход режима этого блока поступают на входы элемента И 7, разреша  прохождение информации с информационного входа 20 на входы элементов ИЛИ группы 14. Эти же сигналы поступают на входы элемента И-НЕ 11, нулевой сигнал на выходе

0

0

мации через элементы И группы 1.

Единичный сигнап с выхода элемента ИЛИ 37 поступает на вход элемента И 45, разреша  прохождение сигнала готовности ВЗУ с входа 28 устройства через вход готовности блока 15 управлени  режимами, элементы И 45 и ИЛИ 39, Единичный сигнал с выхода элемента ИЛИ 39 вычитает единицу из содер5 жимого счетчика 34 и проходит через элемент И 49 и тактовый выход блока . 15 управлени  режимами на второй управл ющий выход 32 устройства, разреша  начать работу ВЗУ, Одновременно сигнап проходит с выхода элемента ИЛИ 39 через выход сдвига блока 15 управлени  режимами и элементы ИЖ групп 12 и элемент ИЛИ 5 (фиг,1) на входы элементов И группы 8 и входы разрешени  приема в регистры 2 передачи данных, разреша  прием в регистровый стек информации с ВЗУ через информационный вход 20 устройства.

Далее устройство работает аналогично этапу выдачи тестового набора на ВЗУ с той лишь разницей, что производитс  не запись, а чтение информации с ВЗУ и циклическа  передача информации в регистрах 2 передачи

g данных и регистре 17 блокирована. Этап приема завершаетс , когда на счетчике 34 устанавливаетс  нулевое значение. При этом на выходе элемента ИЛИ 37 по вл етс  нулевой сигнал, закрывающий элемент И 45 и вызывающий по вление единичного сигнала на выходе элемента НЕ 52, которьй, пройд  через элемент И 42, вычитает из значени  счетчика 35 единицу, а затем.

5

0

0

s пройд  через элемент И 46, разрешает .прием на счетчик 35 значени  с реги- отра 55, На выходе элемента ИЛИ 38

прещающий прохождение сигналов через элементы И 45, 46, .и 49. Единичный сигнал с выхода элемента И 42, проход  через элемент ИЛИ 36, вновь устанавливает на счетчике 34 значение К. Ненулевые значени  на счетчиках 34 и 35  вл ютс  признаком этапа запуска тестов второго режима работы устройства

Единиг1ный сигнал с выхода элемента ИЛИ 38 разрешает прохождение сигналов через элементы И 47 и 48. Единичный сигнал с тактового выхода бло20

30

ка 16 распределени  команд через так- ig разр дах кода операции. Признаком использовани  управл ю1цих регистров  вл етс  значение 1011011 в разр дах 0-6 кода операции. На входы элемента И 62 поступают значени  0-10 разр да кода операции в инвертированном виде (с инверсного выхода соответствующего разр да К-го регистра 2 передачи данных ) и второго разр да кода операции в пр мом виде. На входы элемента И 25 63 поступают инвертированные значени  первого и четвертого разр дов кода операции и пр мые значени  разр дов О, 2, 3, 5 и 6 кода операции. В соответствии с кодом на счетчике 74 возбуждаетс  определенный выход дешифратора 56. Выходы дешифратора 56 с номерами 1, 6, 15, 22 и 42 соединены с входами элемента ИЛИ 58, поэтому при установке одного из значений О, 2, 8, 16 или 32 на счетчике 34 на выходе элемента ИЛИ 58 по вл етс  нулевой сигнал, который, инвертиру сь элементом НЕ 66, разрешает прохождение на счетный вход счетчика 74 через элемент И 61 и импульсный вход блока 16 импульсов с входа 24 устройства, подключенного к выходу генератора импульсов процессора. Счетчик 74 считает до тех пор, пока на нем не установитс  одно из значений 1, 6, 15, 22 или 42, что соответствует по вле- нию единичного сигнала на выходе элемента ИЛИ 58. Алгоритмы рассылки команд представлены в таблице.

товый вход блока 15 управлени  режимами , элемент И 48 и элемент ИЛИ 39 поступает на вычитающий.вход счетчика 34, вычита  из его значени  единицу , и через элемент И 47 проходит на выход записи блока 15 управлени  режимами (элемент И 47 открыт сигналом , поступающим с первого управл ющего входа 22 устройства через вход окончани  команды блока 15 управлени  режимами). Единичный сигнал с выхода записи блока 15 управлени  режимами через вход записи блока 16 распределени  команд поступает на вход разрешени  приема информации счетчика 74 (фиг.З). С выхода К-го регистра 2 передачи данных через вход данных блока 16 на элемент ИЛИ 59 поступает код операции, на дешифратор 57 - первые два разр да кода операции , определ ющие формат команды, на элемент И 62 - нулевой и второй разр ды кода операции, на элемент И 63 - разр ды 0-6 кода операции, на элемент И 64 - вс  информаци  из К-го регистра 2 передачи данных. Если код операции отличен от нул , то на выходе элемента ИЛИ 59 вырабатьтаетс  единичный сигнал, разрешающий прохождение информации через элементы И 60 и 65о

о

Единичный сигнал с соответствующет го выхода дешифратора 57, проход  через элемент И 65, по еденичному сигналу на входе разрешени  приема информации счетчика 74 устранавливает его в определенное состо ние: если значени  разр дов О и 1 кода операции равны 00 (формат RR), то счетчик 74

(toll

35

40

45

50

устанавливаетс  в состо ние

ес55

Выходы дешифратора 56, элементов ИЛИ 68 и элементов И 64 скоммутирова- ны таким образом, что импульсы, по вл ющиес  на выходах дешифратора 56, разрешают вьтолнение п ти групп действий (см. таблицу) по рассылке информации команд в местную пам ть, оперативную пам ть и на регистр слова состо ни  программы процессора. Oneли - 01 (формат RX), то - в состо ние 8, если - 10 (формат RS), то - в состо ние 16, если 11 (формат SS), то - в состо ние 32. Если код опе

рации нулевой и элеме ЕП И 65 закрыт, то счетчик 74 устанавливаетс  в состо ние О. На выходах элементов И 62 и 63 в зависимости от кода операции устанавливаютс  значени  00, 10 или 01, однозначно определ емьге типом используемых в команде регистров: общего назначени , с плавающей зап той, управл ющих регистров процессора соответственно .

Признаком использовани  регистров с плавающей зап той  вл етс  наличие нул  в нулевом и единицы во в тором

ig 25

35

g 25

45

50

, 55

Выходы дешифратора 56, элементов ИЛИ 68 и элементов И 64 скоммутирова- ны таким образом, что импульсы, по вл ющиес  на выходах дешифратора 56, разрешают вьтолнение п ти групп действий (см. таблицу) по рассылке информации команд в местную пам ть, оперативную пам ть и на регистр слова состо ни  программы процессора. Oneранды и коды команд в оперативную пам ть передаютс  с выходов элементов И группы 64 через элементы ИЛИ группы 70, Адреса, по которым осуществл етс  запись этих операндов в ОП, выдаютс  с выхода накапливающего сумматора 67. Адреса (номера) регистров местной пам ти и записываемые в них значени  передаютс  через элементы ИЛИ групп 72 и 71 соответственно.

ССП передаетс  в процессор непосредственно с выходов элементов И группы 64. Стробирующие сигналы записи информации в ОП, местную пам ть и на регистр слова состо ни  программы выдаютс  с выходов соответствующих элементов ИЛИ группы 68. Эти сигналы вместе с рассылаемой информацией че рез выход данных блока 16 поступают на второй информационный выход 30 устройства, который подключаетс  к соответствующим регистрам и схемам процессора. Элементы задержки группы

73 введены дл  того, чтобы при сн тии 25 счетчика 34 в ноль. В первом случае

единичного сигнала с одного выхода дешифратора 56 и по влении единицы на следующем его выходе, воспринимаемой как сигнал записи в ОП, МП или ССП, выданна  в предьщущий момент времени информаци  некоторое врем  удерживалась на-выходах элементов И группы 64. Этого времени должно быть достаточно дл  записи информации с второго информационного выхода 30 устройства в СП, МП или ССП.

Таким образом, в зависимости от формата команды устройство по одному из п ти алгоритмов, приведенных в таблице, рассыпает соответствующую информацию в регистры и  чейки пам ти процессора, которые используютс  при выполнении этой команды. В последнем такте рассылки информации на счетчике 74 устанавливаетс  одно из значений 1, 6, 15, 22 или 42. При этом на выходе элемента ИЛИ 58 по вл етс  единичный сигнал, блокирующий элемент НЕ 66 поступление импульсов с гене- ратора на вход счетчика 74 через элемент И 61. Этот же сигнал выдаетс  через тактовый выход блока 16 и тактовый вход .блока 15 на вход элемента И 48. Одновременно этот сигнал, если команда имеет допустимый (отличный от нул ) код операции, вьщаетс  через элемент И 60 и вьпсод разрешени  счета блока 16 на выход 33 устройства.

разреша  процессору выполнить одну (разосланную) команду.

Единичный сигнал, проход  через элементы И 48 и 1-ШИ 39, вычитает единицу из счетчика 34 (фиг.2) и поступает на выход сдвига блока 15 управлени  режимами и на вход элемента И 474 Процессор, закончив выполнение команды, выставл ет единицу на первом управл ющем входе 22 устройства, откуда она через вход окончани  команды блока 15 управлени  режимами, элемент И 47 и выход записи этого же блока поступает на вход записи блока 16 распределени  команд, что означает переход к рассьшке информации следующей команды. Оцвиг информации в регистрах 2 передачи данных осуществл етс  по заднему фронту единичного импульса на выходе элемента И 39.

Рассьтка и вьшолнение команд продолжаетс  либо до по влени  сигнала АК процессора, либо до установки

процессор останавливаетс , не закончив выполнени  команды, и блокирует работу устройства нулевым сигналом на первом управл ющем входе 22 устройства . При установке счетчика 34 в ноль на выходе элемента НЕ 52 по вл етс  единичный сигнал, который осуществл ет вычитание единицы из значени  счетчика 35 и установку на счетчике 34 значени  К. Если значение на счет.чике 35 не равно нулю, то вновь начинаетс  рассыпка и выполнение команд . Если счетчик 35 устанавливаетс  в ноль, то происходит переход к этапу приема с ВЗУ следукщего тестового набора. Элемент 54 задержки использован дл  того, чтобы при установке счетчика 34 в состо нии К, а счетчика 35 в О счетчик 34 успеп перейти в состо ние К и на выход элемента НЕ 52, а следовательно, и на вход другого элемента И 46 приходит единичный сигнал с выхода элемента НЕ 53. Это устран ет возможность самопроизвольной установки на счетчик 35 значени  с регистра 55.

Прием очередного тестового набора с ВЗУ, покомандна  рассылка и его вы- полнение, заданное (на регистре 55) число раз, продолжаетс  либо до по влени  сигнала АК в процессоре, либо до перехода ВЗУ в состо ние неготовности .

Таким образом, в процессе рабочего функционировани  ЭВМ, когда длительные перерывы, св занные с анализом причин ошибок в работе процессора, обнаруженных средствами АК, недопустимы , устройство позвол ет запомнить информацию о ходе вычислительного процесса, достаточную дл  воссоздани  условий, в которых неисправности (сбои или отказы) процессора про вл ютс  в виде ошибок, и тем самым осуществить как бы отложенный на удобное врем  анализ причин этих ошибок . Повтор   зафиксированные ситуации заданное число раз, определ етс , была ли вызвана ошибка случайным сбоем или устойчивым отказом некоторых элементов процессора. В последнем случае устройство позвол ет повтор ть ситуацию необходимое дл  локализации отказа (инженерными методами) число раз. Эти же тесты могут служить эффективным средством проверки качества восстановлени  (ремонта) процессора .

Программные тесты получаютс  с помощью устройства автоматически. Получаемый набор тестов настроен на обнаружение именно тех неисправнос-тей, которые имеют место в конкретном экземпл ре процессора в конкретных услови х его применени  и которые .мешают выполнению конкретного потока задач, решаемьк на данной ЭВМ.

Дл  быстродействующих процессоров, в которых реализовано совмещение выполнени  различных этапов нескольких последовательных команд, регистр 17 устройства должен состо ть из нескольких регистров, в которых накапливаетс  информаци  о командах, Наход щихс  на различных уровн х их выполнени . Перепись информации из одного регистра в другой в этом случае должна осуществл тьс  по сигналу перехода к следующему уровню вьтолне- ни  команд.

Claims (3)

1. Формула изобретени 

   1, Устройство дл  тестового контрол  процессора, содержащее первую группу элементов И и К регистров передачи данных, где К - количество ко- дов операций в системе команд контролируемого процессора, выход i-ro ре- гистра передачи данных (i 1,(К-1)) соединен с информационным входом

   0

   15

   jo

   g-

   (i+1)-ro регистра передачи данных, выходы К-го регистра передачи данных соединены с первыми входами элементов И первой группы, отличающеес  тем, что, с целью повышени  достоверности контрол , устройство содержит с первой по (К-1)-ю схемы сравнени , с первого по (К-1)-й элементы И, элемент ИЛИ, с второй по п тую группы элементов И, блок элементов задержки, элемент НЕ, элемент И-НЕ, с первой по третью группы элементов ИЛИ, блок управлени  режимами, блок распределени  команд и буферный регистр, выход которого соединен с информационным входом первого регистра передачи данных и с входом блока элементов задержки, входы элементов ИЛИ первой группы образуют вход устройства дл  подключени  к выходной информационной шине контролируемого процессора, вьпсоды элементов ИЛИ первой группы соединены с первыми вхо- 25 дами элементов И второй группы, первый разр д выхода задани  режима бло- .ка управлени  режимами соединен с. входом элемента НЕ и с вторыми входами элементов И первой группы, второй разр д выхода задани  режима, блока управлени  режимами соединен с первыми входами элементов И третьей группы и с первым входом элемента И-НЕ, третий разр д выхода задани  режима блока управлени  режимами соединен с вторыми входами элементов И третьей группы и с вторым входом элемента И-НЕ, выход которого соединен с третьими входами элементов И первой группы, первые входы элементов ИЛИ второй группы образуют вход устройства дл  подключени  к выходу операций контролируемого процессора, выходы элементов ИЛИ второй группы соединены с первыми входами элементов И четвертой группы, выходы которых об- разуют информационный вход буферного регистра, выходы элементов И третьей группы соединены с первыми входами элементов ИЛИ третьей группы, выходы которых соединены с вторыми входами элементов И четвертой группы, первые входы элементов И п той группы образуют выход блока элементов задержки, выход элемента НЕ соединен с вторыми входами элементов И второй и п той групп, первые группы входов с первой по (К-1)-ю схем сравнени  соединены с выходами элементов И п той группы.

   30

   35

   40

   45

   50

   - 1

   лтор   Г рупп.ч вхолоп i-и схемы с.рлр- неии  с выход мн i-ro регистра передачи дапт-гх, FUiixcvi схемы сравнени  соединен с первым входом i-po элемента И, выходы с лерворо по (К-2)-н элементов И соединены с вторыми входами соответственно с второго по (К-1)-й элементов И, выход i-ro элемента И соединен с входом разреше- ни  (i+1)-ro регистра передачи данных , выход элемента ИЛИ соединен с вторым входом первого элемента И и с входом разрешени  первого регистра передачи данных, вход признака окон- чани  команды блока управлени  режимами и первый вход элемента ИЛИ подключены к входу устройства дл  подключени  к выходу конца команды контролируемого процессора, выход сдвига блока управлени  режимами соединен с вторым входом элемента ИЛИ и с вторыми входами элементов ИЛИ второй группы , вход готовности устройства подключен к входу готовности блока уп- равлени  режимами, тактовый выход и выход блокировки блока управлени  режимами  вл ютс  соответственно тактовым выходом и выходом блокировки устройства , входы задани  режима, пус- ка и кода количества повторов теста блока управлени  режимами  вл ютс  соответственно входами задани  режима , пуска и задани  количества повторов теста устройства, вход признака ошибки блока управлени  режимами  вл етс  входом устройства дл  подключени  к выходу сигнала аппаратного контрол  контролируемого процессора, третьи входы элементов И третьей группы образуют вход тестовой информации устройства, выходы К-го регистра передачи данных образуют вход данньпс блока распределени  команд и информационный выход устройства, синхровход блока распределени : команд  вл етс  входом устройства дл  подключени  к выходу синхронизации контролируемого процессора, выход данных и разрешающий выход блока распределени  команд  вл ютс  выходами устройства дл  подключени  соответственно к входной информационной шине и к входу разрешени  контролируемого процессора, выход признака записи блока управлени  режимами соединен с входом записи блока распределени  команд, тактовый выход которого соединен с тактовым входом блока управлени  режимами, выходы

   Q д о 5 Q

   5

   0

   5

   :i816

   тлемситон И первой группы соединены с вторыми входами элементов ИЛИ третьей груипы, третьи входы которых соединены с  ыход ми гэлемектов И второй группы.
2. 2. Устройство по П.1, отличающеес  тем, что блок управлени  режимами содержит первый и второй счетчики, с первого по четвертый элементы ИЛИ, с первого по дес тый элементы И, с первого по четвертый элементы flE, элемент задержки и регистр, информационный вход которого  вл етс  входом кода количества повторов теста блока, выход первого элемента ИЛИ соединен с входом начальной установки первого счетчика, выходы которого соединены с входами второго элемента ИЛИ, выход регистра соединен с инфор- мационньм входом второго счетчика, вход пуска блока подключен к первым входам первого и второго элементов И, к входу сброса второго счетчика и через первый элемент НЕ к первому входу третьего элемента И, вход задани  режима блока подключен к вторым входам второго и третьего элементов И, к входу второго элемента НЕ и  вл етс  вторым разр дом выхода задани  режима блока, выход второго элемента НЕ соединен с вторым входом первого элемента И и с первыми входами четвертого и п того элементов И, первый и второй входы первого элемента ИЛИ соединены соответственно с выходами второго и четвертого элементов И, выход второго элемента ИЛИ соединен с вторым входом п того элемента И, через третий элемент НЕ - с третьим входом третьего элемента И, с первым :входом шестого элемента И и  вл етс  первым разр дом выхода задани  режима блока, второй вход четвертого элемента И  вл етс  входом признака ошибки блока, выход п того элемента И  вл етс  выходом блокировки блока, выход третьего элемента И соединен с третьим входом первого элемента ИЛИ, с первым входом седьмого элемента И и с вьиитающим входом второго счетчика, вход разрешени  которого соединен с выходом седьмого элемента И, второй вход которого соединен с выходом элемента задержки, выходы второго счетчика соединены с входами третьего элемента ИЛИ, выход которого соединен с входом четвертого элемента НЕ и с первыми входами восьмого и дев 17

   того элементов И, выход четвертого элемента НЕ соединен с входом элемента задержки, с вторым входом шестого элемента И, с первым входом дес того элемента И и  вл етс  третьим разр дом выхода задани  режима блока, первый и второй входы четвертого элемента ИЛИ соединен с выходами соответственно шестого и дев того элементов И, выход четвертого элемента ИЛИ соединен с счетным входом первого счетчика , вторыми входами восьмого и дес того элементов И и  вл етс  выходом С ДВ1;га блока, выход первого элемента И соединен с входом установки в О первого счетчика, выходы восьмого и дев того элементов И  вл ютс  соответственно выходом записи; и тактовым выходом блока, третьи входы шестого и восьмого элементов И и второй вход дев того элемента И  вл ютс  входами соответственно готовности, признака окончани  команды и тактовым входом блока,
3. 3. Устройство по П.1, отличающеес  тем, что блок распределени  команд содержит первый и второй дешифраторы, первый и второй элементы ИЛИ, с первого по четвертьШ элементы И, первую и вторую группы элементов И, элемент НЕ, сумматор, группу элементов задержки и счетчик, вход

   U

   разрешени  которого  вл етс  входом записи блока, выходы счетчика соединены с входами первого дешифратора, выходы которого соединены с входами

   Р

   Вьщача номера регистра первого операнда (Р1) и значени  первого операнда (ОПУ)

   Запись в местную пам ть (МП), сброс сумматора

   Вьщача номера регистра второго операнда {Р2) и значени  второго операнда (0112), кода команды (КК) и ее адреса (АКом) на вход сумматора Выдача слова состо ни  программы (ССП), вьщача сигнала Прибавить на сумматор Запись ССП в ОП и МП

   Q g

   0843818

   первого элемента ИЛИ и с входами элементов ИЛИ первой группы, выходы которых через элементы задержки группы соединены с первыми входами элементов И первой группы, выходы которых соединены с входами элементов ИЖ второй, третьей, четвертой и п той групп, выход первого элемента ИЛИ соединен с первым входом первого элемента И, через элемент НЕ - с первым входом второго элемента И: И  вл етс  тактовым выходом блока, выходы элементов И первой группы, выходы третьего и четвертого элементов И, выходы сумматора и выходы элементов ИЛИ первой, третьей, четвертой и п той групп образуют выход данных блока, выходы элементов ИЛИ второй группы соединены с входами сумматора, входы второго элемента ИЛИ, входы второго дешифратора, входы третьего и четвертого элементов И и вторые входы элементов И первой группы образуют вход 25 данных .блока, выходы второго дешифратора соединены с первыми входами элементов И второй группы, выходы которых образуют информационный вход счетчика, выход второго элемента ИЛИ соединен с вторыми входами элементов И второй группы и с вторым входом первого элемента И, второй вход второго элемента И  вл етс  синхровходом блока, выход второго элемента И соединен со счетным входом счетчика, выход первЬго элемента И  вл етс  разг1 решающим выходбм блока.

   20

   30

   35

   8Выдача Р1, ОП1, КК, АКом и сброс сумматора

   9Сигнал Прибавить на сумматор, запись в МП

   едоустиый од пераии

   10 11

   Запись в ОП

   Сброс сумматора, выдача на его входы смещени  (СМ2)

   12Сигнал Прибавить на сумматор, выдача базы (В2) на вход сумматора

   13Сигнал Прибавить на сумматор и вьща- ча индекса (Х2) на вход сумматора Вьщача ОП2 и ССП, сигнал прибавить на сумматор

   Запись в ОП и ССП

   14 15 16

   Вьщача РЗ и ОПЗ, КК и АКом, сброс сумматора

   17Сигнал прибавить на сумматор, запись в МП

   18Запись в ОП

   19Сброс сумматора, вьщача СМ2 на вход сумматора, вьщача Р1 и ОП1

   20Сигнал Прибавить на сумматор, запись в МП и вьщача Р2 на вход сумматора

   21Сигнал Прибавить на су мматор и вьщача ССП и ОП2

   22Запись в ОП и ССП

   32Вьщача КК и АКом, сброс сумматора

   33Сигнал Прибавить на сумматор

   34Запись в ОП

   35Сброс сумматора, вьщача СМ1 на вход сумматора

   36Сигнал прибавить на сумматор и вьщача В1 ,.

   37Сигнал Прибавить на сумматор, выдача ОП1 и ССП

   38Запись в ОП и ССП

   39Сброс .сумматора и вьщача СМ2 на его входы

   40Сигнал Прибавить на сумматор и вьщача В2

   41Сигнал Прибавить на сумматор и вьщача ОП2

   42Запись в Ш

   О Действи  отсутствуют

   1

   то же

   то же

   fa.n

   ; fji,ii

   9utt

   ..±P±...J

   S/l.1,.10,11 S.5.n

   X