SU1541618A1 - Устройство дл контрол выполнени программ - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  выполнени  программ управл ющих вычислительных машин и микропроцессорных контроллеров. Цель - повышение достоверности контрол . Устройство содержит регистр контрольной метки, посто нный запоминающий блок, четыре счетчика времени, две схемы сравнени , триггер, шесть элементов И, два элемента задержки, три элемента ИЛИ, элемент И-НЕ, триггер прерывани . Устройство обеспечивает контроль по максимально и минимально допустимым временам выполнени  и правильности следовани  контролируемых программных участков, а также контроль минимального и максимального допустимого времени сн ти  готовности медленнодействующими устройствами ввода-вывода и пам ти. 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  вы влени  ошибок функционировани  оборудовани  ЭВМ и микропроцессорных систем в процессе выполнени  программ.

Цель изобретени  - повышение достоверности контрол .

На фиг. 1 показана функциональна  схема устройства; на фиг. 2 - временна  диаграмма работы устройства.

Устройство содержит две схемы 1 и 2 сравнени , четыре счетчика 3-6, триггер 7, шесть элементов И 8-13, элемент И-НЕ 14, три элемента ИЛИ 15-17, два элемента 18 и 19 задержки, регистр 20 контрольной .метки, блок 21 пам ти, информационный вход 22 устройства, вход 23 запуска контрол , вход 24 признака контрольной метки, тактовый вход 25 устройства, вход 26 Готовность, вход 27 сброса, выход 28 фиксации неисправности и информационный выход 29 устройства.

Устройство осуществл ет контроль

выполнени  программ дл  управл ющих ЭВМ и микропроцессорных контроллеров, в которых врем  выполнени  команд мо:жет измер тьс  в периодах синхронизирующего генератора.

Дл  контрол  беретс  готова , полностью отлаженна  программа, представл юща  собой некоторую последовательность команд, котора  разбиваетс  на контролируемые участки - сегменты.

сд

мй

0 00

3

Размерность сегментов и их количество определ ютс  информационной емкостью входа 22 устройства, разр дностью используемых счетчиков времени и средним временем выполнени  ко- манд микропроцессором.

Каждому из сегментов ставитс  в соответствие метка i и список вида СМ},, М, Т;, ЛТ;,; , ), где М;4 и Mj - соответственно перва  и втора  метки возможного программного перехода, Т - минимальное врем  выполнени  1-го сегмента (без учета времени .сн ти  готовности), U.T; - разность между максимальным и минимальным временами выполнени  i-го сегмента (также без учета возможного времени сн ти  готовности), - минимальное врем  сн ти  готовности на i-м сегменте, - разность между максимальным и минимальным временами сн ти  сигнала готовности медленнодействующими (по сравнению с быстродействием процессора) устройствами вво- да-вывода и пам ти.

Времена т; и &т; вычисл ютс  на основании времен выполнени  команд, вход щих в i-й сегмент, и св зей между ними. Времена Ј; и &Ј; определ ют с  временными характеристиками исползуемых в системе медленнодействующие устройств и возможной частотой обращени  к ним на i-м сегменте

Дл  графа программы, приведенного на фиг„ 2, где вершинами  вл ютс  программные сегменты, а ребрами - возможные переходы между сегментами, можно составить следующие списки:

1:(2,2, Т,, Л Т,,, , it;);

2:(3, 4, Tlf ЛТь,, );

3:(4, 5, т,, ЬТ3,С3 , );

4:(2, 6, Т4, ЬТ, Ч, &Ј);

5:(3, 7, Т5, ДТ5, Ј5, )5

6:(5, 7, Т6, &Тб, 6, );

7:(2, 8, Т7, &Т79 Ј, , iЈ7);

8:(6, 8, Tg, u T8 , T8 , & Tg ).

Контроль в устройстве сводитс  к одновременной проверке длительное- ти выполнени  программных сегментов и соответстви  выполнени  переходов графу, при-этом разрешены переходы только между сменными вершинами (сегментами ) в соответствии с возможным направлением переходов при выполнени условий

ГТ; Ј tv f. Т; + ft Т; ;

t; & t ; йС; ,

0

1

5

°

5

0 5

5

6184

где t; - врем , фактически затраченное на выполнение 1-го сег- мента;

t; - врем  сн ти  готовности на i-м сегменте, в противном случае устройство выдает сигнал ошибки.

Устройство работает следующим образом .

При включении устройства по сигналу сброса, приход щему с входа 27 сброса через элемент ИЛИ 17 на S-вход триггера 7, устанавлива  на выходе 28 фиксации неисправности сигнал Лог.1, показывающий наличие неисправности (а в данном случае отсутствие контрол ). При этом Лог.О, подаваемый с инверсного выхода триггера 7 на первые входы элементов И 10-13, блокирует прохождение тактовых сигналов с входа 25 устройства на счетные входы счетчиков времени и прохождение сигнала с входа 24 при - хода контрольной метки на выходы элементов И 10 и 11,

Дл  запуска контрол  процессор устанавливает номер контрольной метки на информационном входе 22 устройства и подает сигнал на вход 23 запуска контрол , который проходит через элемент ИЛИ 15 на вход записи регистра 20 контрольной метки, осуществл   запись в него номера контрольной метки , и на вход элемента 19 задержки. Значение номера контрольной метки подаетс  на адресные входы блока 21 пам ти, с информационных выходов которого информаци  подраздел етс  на шесть групп. Перва  и втора  группы разр дов хран т значени  У JA и M|g, которые подаютс  соответственно на вторые информационные входы первой 1 и второй 2 схем сравнени  соответственно . Треть , четверта , п та  и шеста  группы разр дов обеспечивают задание в первый 3, второй 4, третий 5 и четвертый 6 счетчики соответственно значений Т;, ЛТ;,; , . По сигналу Лог.1, приход щему через элемент 19 задержки на входы записи счетчиков 3-6 и на R-вход триггера 7, осуществл етс  запись информации в счетчики и сброс их выходов в 0м, а также установка выхода 28 фиксации неисправности устройства в О. На инверсном выходе триггера устанавливаетс  Лог.1, котора  подаетс  на первые входы

элементов И 10-13 и разрешает прохождение тактовых импульсов с входа 25 устройства и срабатывание устрой- ства при приходе сигнала с входа 24 контрольной метки. Элементы И 12 и 13 управл ютс  сигналом, приход щим с входа 26 Готовность на вторые входы этих элементов. При этом нулевое значение сигнала Готовность соответствует нормальному состо нию и тактовые импульсы через элемент И 12 поступают на счетный вход первого счетчика 3 и второй вход элемента И 8.

При уровне Лог. М на входе 26, что соответствует сн тию сигнала готовности медленнодействующими устройствами , тактовые импульсы поступают на счетный вход счтчика 5 и на второй вход второго элемента И 9. При этом содержимое соответствующего счетчика уменьшаетс . При обнулении счетчика 3 (что соответствует отработке временного интервала Т) на его выходе устанавливаетс  Лог.1, поступающа  на первый вход элемента И 8, и начинаетс  отсчет интервала AT, . При обнулении третьего 5 счетчика (что соответствует обработке ) на его выходе устанавливаетс  уровень Лог. М, разрешающий прохождение тактовых импульсов через элемент И 9 на счетным вход счетчика 6, т.е. обработку й с; .

При нормальном выполнении программного сегмента э соответствии с ходом выполнени  программы процессор на информационный вход 22 устройства выставл ет новую контрольную метку через врем  t, + t, причем Т t; Т; + + k.T; (т.е. выходы счетчиков 3 и 4 установлены в состо ни  Лог.1 и Лог.О соответственно), далееС;ЈЬ.Ј Ј , + ; (т. е. выходы счетчиков 5 и 6 установлены в состо ни  Лог.1 и Лог.0 соответственно), а значение новой метки, поступающей на первые информационные входы схем 1 и 2 сравнени , должно соответствовать М; или М;г. При сравнении значени  контрольной метки со значением М;, или М; выход соответствующей схемы сравнени  устанавливаетс  в Лог.1, через элемент ИЛИ 16 Лог. М подаетс  на первый вход элемента И-НЕ 14.

При правильном выполнении программ на входы элемента И-НЕ 14 подаютс  три Лог. Ч, на входы эле 10

15

20

5416186

мента ИЛИ 17 подаютс  три Лог.О и соответственно с выхода элемента И-НЕ 14 на П-входе триггера 7 и с выхода элемента ИЛИ 17 на S-вход

5 триггера 7 подаютс  значени  Лог.О. Сигнал прихода контрольной метки от процессора поступает с входа 24 устройства на вход элемента 18 задержки и второй вход элемента И 11 (на первом входе которого Лог.1) и проходит на С-вход триггера 7, но состо ние выхода 28 триггера 7 не мен етс , так как на его S- и D-входах состо ние Лог.О. Поэтому на первом входе элемента И 10 сохран етс  состо ние Лог. М и сигнал с выхода элемента 18 задержки проходит через элемент ИЛИ 10, через .элемент ИЛИ 15 на вход записи регистра 20 и вход элемента 19 задержки. В регистр 20 контрольной метки записываетс  значение контрольной метки, поступающее на его информационный вход, информа25 ци  на выходе блока 21 пам ти устанавливаетс  в соответствии с адресом на выходе регистра 20. Проход  через элемент 19 задержки на входы записи счетчиков 3 и 4, положительный имЗо пульс осуществл ет запись в них установившейс  на выходах блока 21 пам ти информации и сброс выхода счетчиков в Лог.О. При поступлении положительного импульса на R-вход триггера 7 состо ние Лог.О на его

выходе 28 фиксации неисправности сохран етс  в Лог.О, с инверсного выхода триггера 7 Лог. М поступает на элементы И 10-13, разреша  контроль выполнени  программы на новом программном сегменте.

Если при приходе н-овой контрольной метки на устройство не произойдет сравнение ее ни с одним из значедс ний М „ или М;4, или к этому моменту времени не произойдет обнуление первого счетчика 3 и установки в Лог. М его выхода, или обнуление счетчика 5 и установки в Лог.1

5Q его выхода, то с выхода элемента И-НЕ 14 Лог. М поступает на D-вход триггера 7 и по Лог. М, приход щей с входа 24 устройства через элемент И 11 на С-вход устройства, триггер 7 перебрасывает состо ние выхода 28 фиксации неисправности в Лог. М. При этом Лог.О с инверсного выхода триггера запирает элементы И 10-13.

40

55

Если произойдет обнуление содержимого счетчика 4 и установка его выхода в Лог.1 (значение t превысит Т; + AT;) или обнуление содержимого четвертого 6 счетчика и установка его выхода в Лог.1 (значение t; превысит + Дь;), то Лог. 1 с выхода элемента ИЛИ 17 поступит на S-вход триггера 7, устанавлива  выход 28 фиксации неисправности в Лог.1. На информационном выходе 29 устройства сохран етс  номер последней контрольной метки правильного выполнени  программы.

Таким образом, предлагаемое устройство позвол ет фиксировать неправильное выполнение программных сегментов , следствием которого  вл ютс  выход на метку, не соответствующую графу переходов, уменьшение времени выполнени  программ (t-cTj), превышение времени выполнени  (t.j TJ + +&Т;), а также изменение времени обращени  к устройствам - уменьше- ние (t Ј; ) и превышение (t ; Ј; + + ) времени доступа к устройствам

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  выполнени  программ, содержащее два спет ка времени, две схемы срагкетп-ш, е- тыре элемента И, триггер, элемент з- держки, элемент ИЛИ и регистр конт™ рольной метки, группа информационных входов которого объединена с первыми группами информационных входов и первой и второй схем сравнени  и подключена к группе информационных входов устройства, группа выходов регистра  вл етс  группой информационных выходов устройства, выход первого счетчика подключен к первому входу первого элемента И, выход кото рого подключен к счетному входу второго счетчика, пр мой выход триггера  вл етс  выходом фиксации неисправности устройства, инверсный выход триггера подключен к первому входу второго элемента И, второй вход которого подключен к выходу первого элемента задержки, отличающеес  тем, что, с целью повышени  достоверности контрол , в устройство введены блок пам ти, третий и четвертый счетчики времени, п тый и шестой элементы И, второй и третий элементы ИЛИ, элемент И-НЕ и второй элемент

   5

   Q 5

   0

   5 о 5 о г

   задержки, причем вход запуска контрол  устройства подключен к первому входу первого элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, выход первого элемента ИЛИ подключен к входу записи регистра контрольной метки и входу второго элемента задержки, выход которого подключен к входам записи первого, второго, третьего, четвертого счетчиков и R-входу триггера, группа информационных выходов регистра контрольной метки подключена к группе адресных входов блока пам ти, шесть групп информационных выходов которого подключены соответственно к вторым группам информационных вхсдог: первой н второй схем сравнени  и группам информационн:-х входов первого , второго, третьего и четвертого счетчиков времени, выходы первой и второй схем сравнени  подключены соответственно к первому и второму входам второго элемента ИЛИ, выход которого подключен к первому входу элемента ИЛИ-НЕ, второй вход котооо- го объединен с первым входом первого элемента И и подключен к выходу переполнени  первого счетчика, третий вход элемента И-НЕ объединен с первым входом шестого элемента И и подключен к выходу переполнени  третьего счетчика, выход элемента И-Hh подключен к D-входу триггера, вход признака контрольной метки устройства подключен к входу первого элемента задержки и первому входу третьего элемента И, выход которого подключен к С-входу триггера, инверсный выход которого подключен к второму входу третьего и первым входам четвертого и п того элементов И, тактовый вход устройства подклю чен к вторым входам четвертого и п того элементов Н, вход Готовность устройства подключен к третьим входам четвертого и п того элементов И, выход четвертого элемента И подключен к счетному входу первого счетчика и второму входу первого элемента И, выход п того элемента И подключен к счетному входу третьего счетчика и второму входу шестого элемента И, выход которого подключен к счетному входу четвертого счетчика, вход сб-роса устройства подключен к первому входу третьего элемента ИЛИ, второй и третий входы которого подключены соответственно к выходам пе