SU960824A1 - Устройство дл контрол передачи информации между каналом и процессором - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПЕРЕДАЧИ ИНФОРМАЦИИ МЕЖДУ 1САНАЛОМ И ПРОЦЕССОРОМ

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  и наладки каналов ввода-вывода электронных вычислитель нах машин (ЭВМ). Известны устройства дл  контрол  каналов ввода-вывода ЭВМ, содержащие информационный регистр, блок согласо ни , регистр и блок имитации режимов Г1J Наиболее близким к предлагаемому  вл етс  устройство управлени  вводом-выводом , содержащее блоки выдачи информации и управл ющих сигналов, регистры приема информации и управл ющих сигналов, блок управлени , регистры команд, данных и состо ни , блок адреса, блоки контрол  и выборки , блоки контрольных режимов, регулируемых запросов и программного управлени  режимов, блок указани  состо ни , причем информационные и упра л ющие входы устройства соединены с входами регистров приема информаци и управл ющих сигналов, выходы блока управлени  - с входами блоков выборки , выдачи информации и выдачи управ л ющих сигналов, выход регистра прие ма управл ющих сигналов подключен к входам блоков адреса, выборки, вы-. дачи уп15авл ющих сигналов, управлени , программного управлени  режимов и входу регистра команд, выход которого соединен с входом блока управлени  И блока программного управлени  режимов , выход регистра приема информации подключен к входам регистра команд, блока алреса, блока программного управлени  режимов и блока контрол ,, выход которого соединен с регистром команд и блоком адреса, выходы блока управлени  - с входами блока указани  состо ни , блока контрольных режимов, блока программного управлени  режимов , входы - выходы блока управлени  подключены соответственно к блоку регулируекых запросов и регистру данных , выход которого св зан с входом блока выдачи информации, входы блока управлени  подсоединены к выходам блоков выборки, выдачи управл ющих сигналов, программного управлени  режимов и блока адреса, выход которого соединен с входом блока выдачи информации, выход блока прогрс1ммного управлени  режимов соединен с блоком регулируемых запросов и регистром состо ни , выход блока.контрольных режимов - с входами блока выдачи управл ющих сигналов, блока выборки и выдачи информации, выход блока вьщачи управл ющих сигналов подключен к входам блока вьщачи информаци блока управлени  и блока указани  с то ни , один выход которого соедине с входом блока выдачи информации, а второй - с регистром состо ни , выходом подключенным к выходу блока выдачи информации 2. Однако известное устройство не обеспечивает выдачи информации о неисправности в работе канала непосредственно в процессор. Целью изобретени   вл етс  повышение быстродействи . Поставленна  цель достигаетс  тем, что в устройство, содержащее регистр выдачи управл ющих сигналов выход которого соединен, с первым входом первого элемента ИЛИ, блок вьщачи информации .регистр адреса, регистр команд, выходы которого соединены с входами дешифратора команд , группу элементов И контрольных режимов, элемент И выборки, группу элементов И байта состо ни , выходы которых соединены с входами второго элемента ИЛИ, и блок контро л  по четности, причем первый выход регистра выдачи управл ющих сиг лов соединен с первым входом блока вьщачи информации, первыми входами элементов И байта состо ни  группы и блока контрол  по четности и подк чены к выходной управл ющей шине устройства, выходы элементов И конт рольных режимов группы соединены с группой входов первого элемента ИЛИ и вторым входом блока выдачи информ ции, выход которого соединен с выхо ной информационной шиной устройства выход дешифратора команд соединен с первыми входами элементов И контрольных режимов группы, регистра вы дачи управл к дих сигналов, третьим входом блока выдачи информации и вт рыми входами элементов И байта состо ни  группы, выход регистра адрес соединен с четдертым входом блока выдачи информации и вторым входом блока контрол , перва  входна  упра л юща  шина устройства - с первым входом элемента И выборки, вторым входом регистра выдачи управл ющих сиг1/алов, вторыми входами элементов И контрольных режимов группы, первым входом регистра команд, третьим входом блока контрол  и первым вход регистра адреса, перва  входна  информационна  шина устройства соединена с вторыми входами регистра к манд -и регистра адреса и четвертым входом блока контрол , выход блока контрол ,- с вторым входом элемента И выборки, выход которого соединен с третьим входом регистра выдачи управл ющих сигналов, выходы первог и второго элементов ИЛИ соединены соответственно с выходной управл ющей шиной устройства и п тым входом блока вьщачи информации .введены регистр состо ний, третий элемент ИЛИ, регистр ошибок и формирователь сигнала прерывани / состо щий из генератора одиночных импульсов, выход которого соединен с первыми входами первого и второго элементов И, выходы которых соединены соответственно с выходными шинами внешних пре: рываний и блокировки синхронизации устройства, первый выход регистра состо ний соединен с четвертым входом регистра выдачи управл ющих сигналов , третьими входами регистра команд и элементов И байта состо ни  группы, выход блока контрол  соединен с первым входом регистра ошибок, второй вход которого соединен с выходом дешифратора команд, а выходы - через третий элемент ИЛИ с первым входом регистра состо ний, второй вход которого соединен с первой входной управл ющей шиной устройства, входные адресна , втора  управл юща  и втора  информационна  шины устройства соединены с соответствующими входами регистра состо ний, второй выход которого соединен с входом генератора одиночных импульсов и вторыми входами первого и второго элементов И, а третий и четвертый выходы - соответственно с третьими входами первого и второго элементов И. На чертеже представлена схема устройства. Устройство содержит регистр 1 выдачи управл ющих сигналов, первый элемент ИЛИ 2, группу элементов И 3 контрольных режимов, элемент И 4 выборки, первый и второй элементы И 5 и б, генератор 7 одиночных импульсов, регистр 8 команд, дешифратор 9 команд, блок 10 контрол , состо щий из элементов И 11, узла 12 контрол  четности и схемы 13 сравнени , группу элементов И 14 байта состо ни , второй элемент ИЛИ 15,регистр 16 адреса, блок 17 вьщачи информации, состо щий из элемента И 18, сумматора 19 по модулю два и групп элементов ИЛИ 20 и И 21 регистр 22 ошибок, регистр 23 состо ний с разр дами 23 , 23 и 23,, третий элемент ИЛИ 24, формирователь 25 сигнала прерывани ,.образованный генератором 7 и элементами И 5 и 6, вторые входные управл ющую 26, информационную 27 и адресную 28 шины устройства, первые входные управл ющую 29 и информационную 30 шины устройства, выходные информационную 31, управл ющую 32, внешних прерываний 33 и блокировки синхронизации 34 ши-ны устройства. Уст ойство дл  контрол  передачи информации мевду каналом и процессором подключаетс  к каналу вводавывода при помощи управл ющих и информационных шин 31,32,29 и 30 устройства и канала. С целью задани  устройству исходного состо ни  и различных режимов работы оно подключаетс  к процессору с помощью управл ющих , информационных и адресных шин 26-28 пр мого управлени . С целью сообщени  в процессор об обнаруженных сшибках в работе провер емого канала устройство подключено к нему с помощью шины 33 внешних прерываний интерфейса пр мого управлени . С целью останова блока синхронизации процессора при обнаружении ошибок в работе провер емого канала устройство подключено с помощью шины 34 управлени  блоком синхронизации процессора. Выполнение операций ввода-вывода в устройстве начинаетс  с процедуры задани  режима работы устройству с помощью команды Пр ма  запись. По команде Пр ма  запись процессор выдает адрес регистра 23 состо ни  устройства и сигнал Запись по адресным и управл ющим шинам 28 и 26 интерфейса пр мого управлени . По этим сигналам регистр 23 состо ни  устройства подготавливаетс  к. -приему информации с информационных шин 27 интерфейса пр мого управлени  В конце сигнала записи процессор выставл ет байт данных в виде потенциальных сигналов на информационных шинах 27 интерфейсов пр мого управлени , которые задают требуемое состо ние регистру 23 состо ни  устройства (исходное - счет, работа - останов , автомат - фазовый, мультипле ный - монопольный, блокировка прерываний - разрешение прерываний, работа синхронизации - останов синхронизации , и др.). Из всех перечисленных разр дов регистра 23 состо ни  устро ства вьщелим три разр да: 23 Рабо остг.нов , 232...Блокировка прерываний разрешение прерываний, 23 Работа синхронизации - останов с.инхронизации , которые могут находитьс  только в одном из двух указанных состо ний . После задани  устройству режима работы выполнение операций ввода-вывода начинаетс  с процедуры начальной выборки. Начальна  выборка осуществл етс  следующим образом. Канал выставл ет на информационные шины 30 байт адреса и сопровождает его признаком Адрес канала на управл ющих шинах 29. Байт адреса анализируетс  схемой контрол  на четность. Если блок 10 контрол  .обнаружит неправильную четность байта адреса, поступившего из канала, регистр 22 ошибок канала по соответствующему сигналу из блока 10 контрол  зафиксирует эту ошибку. Затем сигнал с со ответствующего триггера регистра 22 ошибок канала переводит разр д регистра 23 состо ни  23 Работа останов в положение Останов, состо ние которого через второй выход регистра 23 состо ни  поступает на вход генератора 7 одиночных импульсов и вторые входы элементов И 5 и 6. Генератор 7 одиночных импульсов вырабатывает одиночный импульс, который поступает на первые входы элементов И 5 и 6. Если в процедуре зёщани  работы . устройств1у разр д Блокировка прерываний - разрешение прерываний 23j установлен в положение Разрешение прег лваний или если разр д Работа синхронизации - останов синхронизации 23 установлен в положение Останов синхронизации регистра 23 состо ни , то сигнал с выхода элемента И 5 поступает в процессор в качестве сигнала внешнего прерывани  по шине 33 внешних прерываний интерфейса пр мого управлени  или с выхода элемента И 6 поступает в качестве сигнала . останова блока синхронизации процессора по шине 34 управлени  блоком синхронизации процессора, тем самым сообща , что в работе канала обнаружена ошибка. В блоке 10 контрол , при отсутствии ошибок происходит сравнение адресов , выданного каналом и вьщанного устройством, и в случае сравнени  адресов выдаетс  сигнал Адреса равны на элемент И 4 выборки. С задержкой, достаточной дл  декодировани  адреса, канал выдает сигнал Выборка канала на входные управл ющие-шины 29. Этот сигнал поступает через элемент И 4 выборки на вход регистра 1 выдачи управл ющих сигналов. По сигналу Выборка канала в регистре 1 выдачи управл ющих сигналов вырабатываетс  сигнал Работа устройства , который по соответствующей управл ющей шине 32 устройства поступает в канал, указыва , что выбранное устройство подключено к интерфейсу. Затем устройство ВЕддает собственный сщрес из {эб.гистра 16 адреса через блок 17 выдачи информации на информационные шины 31 устройства, а из регистра 1 выдачи управл ющих сигналов на соответствующую шину 32 устройства после того, как сн т признак Адрес канала, - сигнал Адрес устройства. Канал сравнивает выданный и прин тый от устройства адреса и, если

они равны, снимает байт адреса с информационных шин 30 канала, устанавливает на них байт команды и подает одновременно на соответствующую управл ющую шину 29 канала сигнал Управление канала. Байт команды канала провер етс  в блоке 10 на четность и анализируетс  на предмет включени  данной команды в список разрешенных команд устройства.

Если блок 10 контрол  обнаруживает неправильную четность команды, вьщанной каналом, или если она не включена в список команд данного устройства, то блок 10 вырабатывает сигнал, который запоминаетс  на соответствующем разр де регистра 22 ошибок канала, а дальше процедура сообщени  об ошибке в работе канала в процессор аналогична описанной при неправильной четности адреса, полученного устройством из канала.

При условии правильной четности и наличии в списке команд данного устройства байт команды запоминаетс  в регистре 8 и декодируетс  в дешифраторе 9. При этом признаки прин той команды выдаютс  в регистр выдачи управл ющих сигналов, элементы И контрольных режимов, элементы И байта состо ни  и регистра ошибок канала. По сигналу Управление канала устройство снимает байт собственного адреса с информационных шин 31,.сбрасывает сигнал Адрес устройства, помещает на информа{ционные шины 31 устройства в зависимости от прин той команды сформированный элементами 14 и 15 байт состо ний через блок 17 вьщачи информации, а после того, как каналом сн т сигнал Управление канала , устанавливает сигнал Управление , устройства на соответствующий шине 32 устройства через регистр 1 вьщачи управл ющих сигналов. Если прин та  команда не требует передачи данных, устройство выдает конечный байт состо ни  с признаком Канал кончил. Если прин та  команда требует передачи данных, выдаетс  нулевой байт состо ни . Получив байт состо ни  устройства, канал снимает байт команды с выходных информационных шин 30, сбрасыва т сигнал Управление канала и устанавливает на соответствуютдей управл ющей шине 29 сигнал Информаци  канала. По сигналу Информаци  канала устройство снимает начальный байт состо ни  с информационных шин 31 устройства и сигнал Управление устройства с управл ющих шин 32 устанавливает в регистре 8 разр д передачи данных, а в регистре 1 формируетс  запрос на передачу данных. В случае, если в регистре 23 состо ни  устройства задан монопольный ре ), сигнал Работа устройства не снимаетс  до конца передачи данных, если задан мультиплексный режим, то сигнал сбрасываетс  после начальной выборки и устанавливаетс  снова на врем  передачи каждого байта и т.д.

На всех этапах выполнени  операций ввода-вывода (начальна  выборка передача данных, передача окончаний могут возникнуть ошибки в работе канала . Вс кое нарушение в последовательност х сигналов обнаруживаетс  блоком 10 контрол  и после декодировани  фиксируетс  в- регистре 22 оошибок канала. Так, с помощью блока 10 контрол  обнаруживаютс  и фиксируютс  в регистре 22 ошибок следующ ошибки в работе канала: код команды заданный каналом, не включен в список команд устройства; одновременно присутствие сигналов Управ/тение канала и Информаци  канала, сигналы Информ.аци  канала и Управление канала выданы, в отсутствие сигналов Управление устройства или Адрес устройства или Информаци  устройства, сигнал Адрес канала : выдан при сн тых сигналах Выборка ;устройства и Выборка канала, наj личие на выходных шинах канала ка ких-либо сигналов при отсутствии сигнала Работа канала, неправильна  четность байта команды, адреса , данных и др. Процедура сообщени  в процессор об обнаруженных ошибках в работе канала аналогична описанной выше на примере начальной выборки.

Сигнал прерывани  в процессоре запускает программу, обеспечивающую 1повторение процедуры обмена канала ;с устройством, при выпо.лнении которой обнаружена ошибка. В случае повторного обнаружени  запускаетс  друга  программа, котора  обеспечивает выдачу оператору информации о состо нии канала в момент возникновени  ошибки.

Сигнал останова блока синхронизации процессора переводит процессор и канал в такое состо ние, которое позвол ет с помощью устройства визуального отображени  посмотреть состо ние регистров процессора и канала в момент обнаружени  ошибки в канале.

Claims (2)

1. Формула изобретени 

   Устройство дл  контрол  передачи информации между каналом и процессором , содержащее регистр выдачи управл ющих сигналов, выход которого соединен с первым входом первого элемента ИЛИ, блок выдачи- информации , регистр адреса, регистр команд, выходы которого соединены с входами дешифратора команд, группу элементов И контрольных режимов, элемент И выборки , группу элементов И байта состо ни , выходы которых соединены с входами второго элемента ИЛИ, и блок контрол  по четности, причем первый выход регистра выдачи управл ющих сигналов соединен с первым входом блока выдачи информации, первыми входами элементов И баПта состо ни  группы и блока контрол  по четности и подключены к выходной управл ющей шине устройства, выходы элементов И контрольных режимов груп пы соединены с группой входов первого элемента ИЛИ и вторым входом блока выдачи информации, выход которого соединен с выходной информациейНойшиной устройства, выход дешифратора команд соединен с первыми входами элементов И контрольных режимов труп пы, регистра выдачи управл ющих сигналов , третьим входом блока выдачи информации и вторыми входами элементов И байта состо ни  группы, выход регистра адреса соединен с четвертым входом блока выдачи информации и вторым входом блока контрол , перва  входна  управл юща  шина устройства с первым входом элемента И выборки, .вторым входом регистра выдачи управл ющих сигналов, вторыми входами элементоЕ И контрольных режимов группы, первым входом регистра команд , третьим входом блока контрол  и первьгл входом регистра адреса, пер ва  входна  информационна  шина устройства соединена с вторыми входами регистра коМанд и регистра адреса и четвертым входом блока контрол  , выход блока контрол  - с вторым вхо дом элемента И выборки, выход которого соединен с третьим входом регистра выдачи управл ющих сигналов. выходы первого и второго элементов ИЛИ соединены соответственно с выходной управл ющей шиной устройства и п тым входом блока выдачи информации , отличающеес  тем, что, с целью повышени  быстродействи , оно содержит регистр состо ний, третий элемент ИЛИ, регистр ошибок и.формирователь сигнала прерывани , состо щий из генератора одиночных импульсов, выход которого соединен с первыми входами первого и второго элементов И, выходы которых соединены соответственно с выходными шинами внешних прерываний и блокировки синхронизации устройства, первый выход регистра состо ний соединен с четвертым входом регистра выдачи управл ющих сигналов, третьими входами регистра команд и элементов И байта состо ний группы, выход блока контрол  соединен с первым входом регистра ошибок, второй вход .которого соединен с выходом дешифратора команд, а выходы - через третий элемент ИЛИ с первым входом регистра состо ний, второй вход которого соединен с первой входной- управл ющей шиной устройства , входные адресна , втора  управл юща  и втора  информационна  шины устройства соединены с соответствующими входами регистра состо ний, второй выход которого соединен с входом генератора одиночных импульсов и вторыми входами первого и второго элементов И, а третий и четвертый выходы - соответственно с третьими входами первого и второго элементов И. Источники информации, прин тые во внимание при экспертизе 1.Двторское свидетельство СССР 642703, кл. G 06 F 3/04, G Об F 11/04 1977.
2. 2.Авторское свидетелыгтво СССР № 519705, кл. С 06 F 3/04, 1974,