JPH0219931A - マイクロプロセッサのテストモード制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の概要〕 マイクロプロセッサのテストモード制御方式に関し、 テストモードへ簡単には入れないようにする、また万が
−テストモードに入ってしまっても簡単に通常動作に戻
れるようにすることを目的とし、複数の外部端子に入力
する複数ビットのデータパターンをデコードして該デー
タパターンが特定パターンのとき出力を生じるデコード
回路と、該デコード回路の出力によりセットされてテス
トモード信号を出力する処理回路と、該デコード回路の
出力によりリセットされ、計時を開始して、タイムアウ
トで前記処理回路をリセットするタイマを設け、テスト
時に前記外部端子に特定パターンを入力して処理回路に
テストモード信号を出力させ、タイマがタイムアウトす
る前に前記外部端子にテストデータを入力して、それに
含まれる特定パターンによるデコード回路の出力でタイ
マをリセットして処理回路のセットを維持するように構
成する。

（産業上の利用分野） 本発明は、マイクロプロセッサのテストモード制御方式
に関する。

マイクロプロセッサは産業上の利用分野が益々拡大する
傾向にあり、これに伴ない、より高い信頼性のチップの
提供が要求されるようになってきた。高信頼度のチップ
の提供にはレジスタ、タイマ、シリアルボート、ＰＷＭ
なとチップ上のリソースに対する厳密な動作テストが必
要であり、これはチップの所定の端子ピンに信号を加え
てテストモードにして行なう。勿論、テスト以外の、通
常使用時にテストモードになって通常動作をしなくなる
のは不都合であり、か＼ることか起きるのでは信鯨が置
けないことになる。本発明は、テストモードに入る／入
らないを正確に制御する方式％式％ 〔従来の技術〕 従来方式では、マイクロプロセッサに専用の端子（テス
ト端子）を設け、該端子にＨレベル又はＬレベルなどの
所定の電圧を加えることにより（例え、ぼりセット時に
該端子の０から１への変化を検出することにより）テス
トモードに入っている。しかしながらこの専用端子は通
常動作時には不必要な端子であり、また上記所定電圧で
制御するのでは、ノイズの影響やパワーオンなどでもテ
ストモードに入ることがあり、誤動作が避けられない。

またワンチップ当りの使用可能なピン数を増加させるた
め、メーカー使用のテスト用端子ピンとユーザー使用の
端子ピンとを共用すると、ユーザー側で誤って電圧を加
えてテストモードに入ってしまうことがある。

通常動作時に誤ってテストモードに入ってしまうと、プ
ロセッサ自身では通常動作に復帰できない（リセット操
作が必要）という問題がある。

（発明が解決しようとする課題〕 本発明はか〜る点を改善しようとするもので、テストモ
ードへ而単には入れないようにする、また万が一テスト
モードに入ってしまっても簡単に通常動作に戻れるよう
にする、ことを目的とするものである。

〔課題を解決するための手段〕

第１図に示すように本発明ではテストモード信号発生回
路を、複数の外部端子ｌ、この複数の外部端子ｌに入力
された信号をデコードする回路２、時間監視用のタイマ
４、これらのデコード回路２の出力及びタイマ４の出力
を受けてテストモード信号を発生しまた停止する処理回
路３で構成する。

また第２図に示すように、他の本発明ではテストモード
信号発生回路を、シフトレジスタ１１と、該シフトレジ
スタに入力されたデータを予め定められている特定デー
タと比較して一致しておればテストモード信号Ｓｔを出
力する一致検出手段１３で構成する。１２は外部クロッ
クを受けてシフトレジスタ１１のシフト動作を制御する
制御部、１４はデータ伝送用の（ＩＣチップの）内部バ
スである。シフトレジスタ１１は、シリアルボート内蔵
のマイコンではそのシフトレジスタを利用してよい。

〔作用〕

第１図の本発明ではテストモードに入るときは、複数個
のＩＣポートなどである外部端子１に、テストモードに
入るための複数ビットからなる特定パターンの信号例え
ば８ビット信号としてＦＦ。

５５、ＡＡなどを加える。デコード回路２はこれをデコ
ードし、予定のもの（テストモードに入るための信号パ
ターン）であれば出力端子ＯＵＴから出力を生じ、例え
ばフリップフロップである処理回路３は該出力でセット
されてＱ出力を生じ、これはテストモード信号になって
ＩＣチップをテストモードに設定する。

デコード回路２の出力はオアゲート５を通ってタイマ４
に入り、これをリセットしそしてクロックφの計数を開
始させる。タイマ４は予めセットされた時間を計時する
とオーバフロー出力ＯＶＦを生じ、これは処理回路３を
リセットするので、テストモード信号Ｓｔは消滅する（
Ｈレベルでテストモードとすれば、Ｌレベルになる）。

しかしその前に外部端子１にテスト信号が加えられ、Ｉ
Ｃチップのテストが開始すると、デコード回路２は該テ
スト信号をデコードした出力（テスト信号には上記と同
じ又は異なる特定パターンを含めておき、該特定パター
ンをデコードした出力）を生じ、これはタイマ４をリセ
ットし処理回路３をセット状態にする。テスト信号の所
々に特定パターンを含めておき、タイマ４がオーバフロ
ーする前にこれをリセットすると、テスト中、処理回路
３をセット状態に維持することができる。

本回路によれば、複数ビットからなる特定パターンが並
列入力するとデコード回路が出力を生じ、これを受けて
処理回路がテストモード信号を出力し、その後テスト信
号が加えられてテストに入ればテストモード信号は継続
し、これに対してその後テスト信号が加えられないと所
定時間後にテストモードが解除され、通常動作に戻る。

従って間違って前記特定パターンを端子に加えてしまっ
ても、その後テスト信号を加えなければ、一定時間後に
通、常動作に戻ることができる。また、複数の端子ピン
に複数ビットからなる特定パターンを印加することは、
１つのテストモード用端子ビンにＨ／Ｌレベルの信号を
加えることに比べて、かなり意識的であり、偶然そうな
ることは殆んど有り得ない。従って誤ってテストモード
にすること自体、はＮ゛確実回避できる。

テスト終了後はリセット信号ＲＥＳＥＴをオアゲート５
，６に加え、タイマ４及び処理回路３をリセットする。

第２図ではリセット信号ＲＥＳＥＴを入力して一敗検出
手段１３をアクティブにした状態で、図示しない端子ピ
ン（これは１つでよい）より、複数ビットからなる特定
パターンをシリアルに、シフトレジスタ１１に入力する
。制御部１２は外部クロックを受けて、このシフトレジ
スタ１１のデータ取込みを制御する。シフトレジスタ１
１に特定パターンが入力すると、一致検出手段１３は予
め書込まれている特定パターンと比較し、一致するとテ
ストモード信号Ｓｔを出力する。これにより中央処理装
置（図示しない）は動作を停止してテスト状態に入り、
リセット解除後、外部クロックによりテストを行なうこ
とができる。

テストモードに入るべく、特定パターンをシフトレジス
タ１１に入力しても、リセット信号ＲＥＳＥＴを加えて
おかないと一致検出回路１３は一致出力を生ぜず、テス
トモードに入ることはない。勿論、リセット信号ＲＥＳ
ＥＴ信号を加えただけで、特定パターンを人力しなけれ
ば、テストモードに入ることはない。

テストを行なうには、リセット時に特定パターンを入力
し、その後リセット解除して、テストに入るという手順
になり、これ以外゛ではテストに入れない。この手順及
び特定パターンを知らない者はテストに入れず、従って
メーカー側でテストモードにしてテストし、ユーザー側
ではテストモードに入れず、誤動作もないようにするこ
とができる。

〔実施例〕

第３０図は第１図の実施例であり、ｌチップマイクロプ
ロセッサを示している。外部端子ｌにはＩ１０ポートが
付属している。デコード回路２および処理回路３は中央
処理装置ＣＰＵで構成される。

タイマは周辺回路４として構成され、これらは内部バス
５により接続される。

第４図は第２図の実施例を示す。全図を通してそうであ
るが、同じ部分には同じ符号が付しである。テストモー
ドに入るための特定パターンのデータ及び外部クロック
は、入出力インタフェース１５を介してシフトレジスタ
１１へ及び制御部１２へ入力する。１６は中央処理装置
、１７は被テスト回路で、テストモード信号Ｓｔはこれ
らへ加えられる。

第５図は第２図の詳細な実施例を示す。制御部１２は外
部クロックを計数するカウンタ３０、リセット信号ＲＥ
ＳＥＴのラッチ２７．２８，２９、インバータ３１、及
びアンドゲート３２，３３を備える。また一致検出手段
１３はナントゲート２１〜２４、ノアゲート２５、及び
フリップフロップ２６を備える。

第６図のタイムチャートを参照しながら第５図の動作を
説明すると、時点１．でリセット信号ＲＥＳＥＴが入る
とアンドゲート３３が開き、また該リセット信号は（そ
のＨレベルは）クロックφ、。

φ２．φ１によりラッチ２７，２８．２９に次々にラッ
チされ、アンドゲート３２はリセット信号がラッチ２８
に取込まれた時からラッチ２９に取込まれてインバータ
３１の出力がＬレベルになる迄の間Ｈレベルのリセット
信号Ｓｒを出力する。これは他のリソースへ供給されて
リセットを行なうと共に、フリップフロップ２６へ入っ
てこれをリセットする。なおＳｒはＲＥＳＥＴの立上り
からや＼遅れて発生する細幅パルスであり、これで本チ
ップのリソースはリセットされる、即ちＲＥＳＥＴが入
っている間リセットされているのではない。その後（時
点ｔ２以降で）特定データを人力し、入出力インタフェ
ース１５を介してシフトレジスタ１１にこれを取込ませ
る。シフトレジスタ１１のシフトクロックはカウンタ３
０を経由して該シフトレジスタ夕へ供給され、その際計
数され、シフトレジスタ１１に特定データが取込まれた
段階で（時点も、で）カウンタ３０はオーバフローパル
スＯＶＦを生じる。従ってアンドゲート３３の出力はＨ
になり、ナントゲート２１〜２４へはこの出力Ｈとシフ
トレジスタ１１のデータ（上記特定データ）が入力し、
−敗／不一致が比較される。

本例では特定データは４ビツトでオール１としている。

アンドゲート３３の出力はＨレベル即ち１であるから、
レジスタ１１のデータが１１１１ならナントゲート２１
〜２４の出力はＬレベル（０）、ノアゲート２５の出力
はＨになり、フリ・ンブフロ・ンフ゛２６をセントする
。従ってフリ・ンフ。

フロップ２６のＱ出力はＨになり、これはテストモード
信号Ｓｔになる。

リセット信号ＲＥＳＥＴが入らない状態で特定データを
入力してもアンドゲート３３の出力はＬであり、検出手
段１３での一致検出は行なわれない（ナントゲート２１
〜２４の出力はＨ、ノアゲート２５の出力はＬ）。

特定データはオール１でなく、１０１１などの任意のデ
ータパターンにしてよく、この場合はナントゲート２１
〜２４の入力にインバータを入れておく、上記の１０１
１ならナントゲート２２のシフトレジスタ１１側入力に
インバータを入れておけばよい。

テストモード信号Ｓｔの出力後、時点ｔ４でリセット信
号１？ＥＳＥＴ信号を落して、本例ではＬレベルにして
、テストに入る。テスト終了で通常モードに°戻るには
リセット信号ＲＥＳＥＴを入力してフリップフロップ２
６をリセットすればよい。

〔発明の効果〕

以上説明したように本発明では、特定データを入力しな
ければテストモードに入らないので、誤ってテストモー
ドになるようなことは殆人、どなくなる。

または第１図の発明では万が一間違ってテストモードに
入っても、テスト信号を入力しなければ一定時間後に通
常モードに復帰する。

また、第２図の発明では、リセット信号が入っている状
態で特定データを入力しなければテストモードに入らず
、誤操作回避、永久障害の防止が確実になされる。特定
データの入力はシリアルであるから入力端子は１つでよ
い。しかもこの端子は通常動作におけるデータのシリア
ル伝送用の端子を利用でき、専用端子は不要である。第
１図の発明でも、外部端子は兼用でよく、専用端子は不
要である。

【図面の簡単な説明】

第１図は第１の本発明の原理ブロック図、第２図は第２
の本発明の原理ブロック図、第３図は第１の発明の実施
例を示すブロック図、第４図および第５図は第２の発明
の実施例を示すブロック図、 第６図は第５図の動作説明用のタイムチャートである。 第１図および第２図で、■は外部端子、２はデコード回
路、３は処理回路、４はタイマ、１１はシリアルレジス
タ、１３は一致検出手段である。 出願人　富　　士　　通　　株　　式　　会　　社用願
人　富士通マイコンシステムズ株式会社代理人弁理士　
　青　　柳　　　　　稔第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、複数の外部端子（１）に入力する複数ビットのデー
   タパターンをデコードして該データパターンが特定パタ
   ーンのとき出力を生じるデコード回路（２）と、該デコ
   ード回路（２）の出力によりセットされてテストモード
   信号を出力する処理回路（３）と、該デコード回路の出
   力によりリセットされ、計時を開始して、タイムアウト
   で前記処理回路をリセットするタイマ（４）を設け、テ
   スト時に前記外部端子に特定パターンを入力して処理回
   路にテストモード信号を出力させ、タイマがタイムアウ
   トする前に前記外部端子にテストデータを入力して、そ
   れに含まれる特定パターンによるデコード回路の出力で
   タイマをリセットして処理回路のセットを維持すること
   を特徴とするマイクロプロセッサのテストモード制御方
   式。 ２、複数ビットのデータパターンをシリアルインされる
   シフトレジスタ（１１）と、リセット信号（ＲＥＳＥＴ
   ）によりアクティブになり、シフトレジスタに入力され
   たデータパターンが予め定められた特定パターンと一致
   するとき、テストモード信号を出力する一致検出手段（
   １３）を設け、 テスト時に、リセット信号を加えた状態で特定パターン
   をシリアルにシフトレジスタ（１１）に入力し、一致検
   出手段（１３）にテストモード信号（Ｓｔ）を出力させ
   、然るのちリセット信号を除いてテストに入ることを特
   徴とするマイクロプロセッサのテストモード制御方式。