JPH0465407B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はマイクロプロセツサの１つの割込み
入力端子に加えられる２種類の割込み入力信号を
区別し、それぞれの割込み要求に応じた処理信号
を出力する割込み入力信号処理回路に関するもの
である。

以下、従来の割込み入力信号の処理について説
明する。

第１図は従来の割込み入力信号処理回路のブロ
ツク図である。同図において、１は通常の割込み
入力信号を加える割込み入力端子、２は割込み入
力信号の立下がりを検出して後述する通常割込み
受理信号が入力されるまでラツチしておく通常割
込み要求フラグレジスタ、３は通常割込み入力信
号を受付けたときセツトされる通常割込み要求フ
ラグ、４は割込み要求が受理されたとき割込み入
力処理回路に入力される通常割込み受理信号であ
る。

また１１〜１４はそれぞれ前記番号の構成要素
１〜４と同様の働きをし、１１はモニタ割込み入
力端子、１２はモニタ割込み要求フラグレジス
タ、１３はモニタ割込み要求フラグ、１４はモニ
タ割込み受理信号である。

上記した回路のようにプログラムのデバツグを
行なう目的で通常動作で用いる通常割込みより優
先度の高いモニタ割込みを設ける場合、従来は通
常割込み入力端子１と独立したモニタ割込み入力
端子１１を別に設けていた。

しかしモニタ割込みはプログラム開発時のみ使
用するのが普通であり、通常動作時には非能動の
状態にしたままであることが多く、デバツグのた
めの端子を独立に設けるのは端子使用効率を悪く
する原因の１つになつていた。

一方制御用ワンチツプマイクロコンピユータの
場合には、プログラム動作を確認するための評価
チツプと量産チツプを別々に作り、量産チツプに
はモニタ割込みを設けないという方法もあるが、
２種類のチツプを設計する必要があり設計コスト
や設計サイクルの点で多くの問題があつた。

本発明は上記の欠点に鑑み、タイミングクロツ
クパルスに同期して規定するパルス幅のモニタ割
込み入力信号と、タイミングクロツクパルスに非
同期で規定するパルス幅以上の通常割込み入力信
号を１つの割込み入力端子に加えることにより、
２種類の割込み入力信号を区別して、端子数を減
らすことのできる割込み入力信号処理回路を提供
するものである。

以下、図面を参照しながら本発明の一実施例に
ついて説明する。

第２図は本発明の一実施例における割込み入力
信号処理回路のブロツク図、第３図はその動作を
説明するタイミング図である。第２図において、
２１は割込み入力信号を加える割込み入力端子、
２２は割込み入力信号の立下がりをラツチしてリ
セツト信号が入力されるまでその状態を保持する
割込み要求フラグレジスタである。２３はモニタ
割込み検出回路で、通常割込み要求フラグ３がセ
ツトされかつ割込み入力信号が非能動（ハイレベ
ル）のときクロツク２が印加された場合に後述す
るモニタ割込み要求フラグレジスタにセツト信号
を出力する。２４はモニタ割込み検出回路２３か
らのセツト信号を入力とするモニタ割込み要求フ
ラグレジスタで、このセツト信号が入力されたと
きモニタ割込み要求フラグ１３をセツトし、モニ
タ割込み受理信号１４が入力されるまで保持す
る。２５は通常割込み受理信号４かあるいはモニ
タ割込み受理信号１４が入力されたとき前記割込
み要求フラグレジスタ２２をリセツトするORゲ
ートである。

以下、第３図を用いて上述した割込み入力信号
処理回路の動作を説明する。

前記第３図において、ａは通常割込み動作、ｂ
はモニタ割込み動作を説明するタイミング図であ
り、以下その２つの動作に分けて説明する。

〈通常割込み〉 割込み入力端子２１に少なくとも第３図ａに示
すようなクロツク２の期間中能動（ローレベル）
であるような割込み入力信号を加えた場合、割込
み入力信号が立下がつた時点で割込み要求フラグ
レジスタ２２がセツトされるが、クロツク２の期
間中割込み入力信号はローレベルであることによ
り、モニタ割込み検出回路２３の出力はローレベ
ルのままである。従つて割込み要求フラグ３はセ
ツトされるが、モニタ割込み要求フラグ１３はセ
ツトされないので現在実行中の命令が終わると通
常割込み処理シーケンスに移ると同時に、通常割
込み受理信号４によつて割込み要求フラグレジス
タ２２がリセツトされ、通常割込みが実行される
状態となる。

〈モニタ割込み〉 割込み入力端子２１に第３図ｂに示すようなク
ロツク１に同期して能動（ローレベル）となる割
込み入力信号が加わつた場合、まずこの信号の立
下がりで割込み要求フラグレジスタ２２がセツト
される。次にクロツク２が立上がるまでに割込み
入力信号が非能動（ハイレベル）となつているの
で、モニタ割込み検出回路２３の出力がハイレベ
ルになり、モニタ割込み要求フラグレジスタ２４
がセツトされる。

モニタ割込みの優先順位は、通常割込みの優先
順位より高くしてあるので、両方の割込み要求フ
ラグがセツトされた場合、モニタ割込みの処理シ
ーケンスに移ると同時にモニタ割込み受理信号１
４によつて割込み要求フラグレジスタ２２とモニ
タ割込み要求フラグレジスタ２４をリセツトして
モニタ割込みが実行される状態となる。

以下、第４図を用いてさらに具体的な割込み入
力信号処理回路の構成を説明する。

第４図において３は通常割込み要求フラグ、１
３はモニタ割込み要求フラグ、４は通常割込み受
理信号、１４はモニタ割込み受理信号、２１は割
込み入力端子、２４はモニタ割込み要求フラグレ
ジスタ、２５はORゲートであり、第２図を用い
て説明したものと同様なものである。

４１は割込み入力信号の立下がりを検出し、
ORゲート２５の出力によりリセツトされるまで
その状態を保持しておく割込み入力信号ラツチ、
４２は割込み入力信号ラツチの出力を後述するカ
ウントパルス２（CP２）に同期して通常割込み
要求フラグ３をセツトする割込み要求フラグマス
タレジスタ、４３は後述するモニタ割込み検出回
路４４が通常割込みがセツトされた直後のカウン
トパルス４（CP４）だけで動作するように通常
割込み要求フラグの状態をクロツクタイミング
（CP６）の立上がりまで遅延させる割込み要求フ
ラグスレーブレジスタ、４４は前記通常割込み要
求フラグ３が能動（ハイレベル）でかつ前記割込
み要求フラグスレーブレジスタ４３の出力が非能
動（ローレベル）でかつ後述するカウントパルス
４（CP４）の期間に割込み入力信号がハイレベ
ルのとき、モニタ割込み要求フラグレジスタ２４
にセツト信号を出力するモニタ割込み検出回路で
ある。

上記のように構成された回路について、以下第
５図のタイミング図を用いて説明する。

なお第５図において、ａはそれぞれ１周期
500n secでハイレベルが互いに重ならないような
４相クロツクパルスであるクロツクパルスＯ
（CPO）、クロツクパルス２（CP２）、クロツクパ
ルス４（CP４）及びクロツクパルス６（CP６）
のタイミングを示した図、ｂは通常割込み動作時
のタイミング図、ｃはモニタ割込み動作時のタイ
ミング図である。

まず通常割込みは、割込み入力端子２１に５ク
ロツク（625n sec）以上ローレベルとなる割込み
入力信号を加えることにより行なう。すなわち割
込み要求フラグマスタレジスタ４２は第５図ａの
CP２の立上がりにセツトされ、割込み要求フラ
グスレーブレジスタ４３はCP６の立上がりで初
めてセツトされる。

しかし第５図に示すようにモニタ割込み検出期
間のCP４では割込み入力信号がローレベルであ
るため、モニタ割込み検出回路４４の出力はロー
レベルのままであり、モニタ割込み要求フラグ１
３はセツトされない。従つて通常割込み要求フラ
グ３だけがセツトされることにより、通常割込み
が発生し、これが受理されると通常割込み受理信
号４により割込み入力信号ラツチ４１と、割込み
要求フラグマスタレジスタ４２がリセツトされ
る。一方モニタ割込みは、割込み入力端子２１に
第５図ａのCPφに同期した１クロツク（125n
sec）以下の割込み入力信号を加えることにより
行なう。すなわち割込み入力要求フラグマスタレ
ジスタ４２がセツトされた次のCP４では割込み
入力信号が既にハイレベルになつているので、モ
ニタ割込み要求フラグレジスタ２４もセツトされ
る。従つて優先順位の高いモニタ割込みが発生
し、これが受理されるとモニタ割込み受理信号１
４により、割込み入力信号ラツチ４１と割込み要
求フラグマスタレジスタ４２とモニタ割込み要求
フラグレジスタ２３がリセツトされる。

なおこの実施例では通常割込みがノンマスカブ
ルの割込みになつているが、割込み許可フラグを
設けてマスカブルの割込みにすることも可能であ
る。

以上のように本発明はタイミングクロツクパル
スに同期あるいは非同期でモニタ割込み入力信号
あるいは通常割込み入力信号を割込み入力端子に
送出することにより、１つの割込み端子で通常割
込み入力端子とモニタ割込み入力端子を兼ねるこ
とができ、端子数を減らすことができる。またそ
れによりプログラム開発用の評価チツプを別に設
計する必要がなくなり、設計コスト削減に有効で
ある。さらにモニタ割込みは、通常割込みより短
かい割込み入力パルスで動作するので、実動時の
雑音などにより規定するパルス幅以下の割込み入
力信号が加わり、割込みが発生した場合は必らず
モニタ割込みである。従つてモニタ割込みはプロ
グラム開発のみに使用するのが普通であるが、実
動時にもこれを使用することにより割込みの誤動
作をプログラムで回避させたり、モニタ割込みの
発生頻度により雑音環境の状態を知ることがで
き、その工業的価値を大なるものがある。

【図面の簡単な説明】

第１図は従来の割込み入力信号処理回路のブロ
ツク図、第２図は本発明の一実施例における入力
信号処理回路のブロツク図で、第３図は同タイミ
ング図、第４図は本発明の他実施例を示す入力信
号処理回路のブロツク図、第５図は同タイミング
図である。 ２……割込み要求フラグレジスタ、２１……割
込み入力端子、２２……モニタ割込み検出回路、
２３……モニタ割込み要求フラグレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 第１のクロツクおよび第１のクロツクと同じ
   周期を有し第１のクロツク期間とは重ならない期
   間を有する第２のクロツクと、 第２のクロツクの期間を含みかつ第２のクロツ
   クの期間よりも広い幅を有する通常割込み入力信
   号と、第１のクロツク期間と同じ期間と幅を有す
   るモニタ割込み入力信号とが加えられる割込み入
   力端子と、 前記通常割込み入力信号またはモニタ割込み入
   力信号をラツチする第１のレジスタと、 第２のクロツクの期間に、前記第１のレジスタ
   に割込み入力信号がラツチされていることおよび
   前記割込み入力端子が非能動であることを検出
   し、モニタ割込み要求フラグを出力するモニタ割
   込み検出回路と、 前記モニタ割込み要求フラグをラツチする第２
   のレジスタとを備えたことを特徴とする割込み入
   力信号処理回路。