JPS6234355Y2 - - Google Patents
Info
- Publication number
- JPS6234355Y2 JPS6234355Y2 JP1982117329U JP11732982U JPS6234355Y2 JP S6234355 Y2 JPS6234355 Y2 JP S6234355Y2 JP 1982117329 U JP1982117329 U JP 1982117329U JP 11732982 U JP11732982 U JP 11732982U JP S6234355 Y2 JPS6234355 Y2 JP S6234355Y2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- microcomputer
- signal
- output signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 208000033986 Device capturing issue Diseases 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
Description
【考案の詳細な説明】
本考案はマイクロコンピユータのインタラプト
回路に関し、特にインタラプト禁止区間を有する
プログラムを実行するマイクロコンピユータに於
いて、プログラムの１ループ期間に最低１度はイ
ンタラプト信号を受けさせるためのインタラプト
回路に関するものである。
回路に関し、特にインタラプト禁止区間を有する
プログラムを実行するマイクロコンピユータに於
いて、プログラムの１ループ期間に最低１度はイ
ンタラプト信号を受けさせるためのインタラプト
回路に関するものである。
近年、マイクロコンピユータの急速な発達に伴
なつて、各種装置の制御部に利用されている。こ
の場合、マイクロコンピユータは、メインプログ
ラムの実行中に於いても、インタラプトポートに
インタラプト信号が供給されると、予め定められ
た特定のプログラムが割り込み処理によつて実行
されることにより、例えば緊急あるいは重要信号
の処理が行なえるようになつている。
なつて、各種装置の制御部に利用されている。こ
の場合、マイクロコンピユータは、メインプログ
ラムの実行中に於いても、インタラプトポートに
インタラプト信号が供給されると、予め定められ
た特定のプログラムが割り込み処理によつて実行
されることにより、例えば緊急あるいは重要信号
の処理が行なえるようになつている。
しかしながら、このインタラプト信号を無制限
に受け付けると、メインプログラムの実行が大幅
に遅れてしまい、特にメインプログラムの１ルー
プ期間に複数のインタラプト信号が発生される場
合には特に問題となる。
に受け付けると、メインプログラムの実行が大幅
に遅れてしまい、特にメインプログラムの１ルー
プ期間に複数のインタラプト信号が発生される場
合には特に問題となる。
このような問題を解決しようとしたものとして
は、メインプログラムの１ループ期間の一部にイ
ンタラプト禁止区間を設けることが提案されてい
る。
は、メインプログラムの１ループ期間の一部にイ
ンタラプト禁止区間を設けることが提案されてい
る。
しかしながら、このように構成した場合には、
上述したインタラプト禁止区間に１度のみインタ
ラプト信号が供給された場合には、このインタラ
プト信号が無視されてそのメインプログラムのル
ープ期間にはインタラプト処理が行なえなくなる
問題を有している。
上述したインタラプト禁止区間に１度のみインタ
ラプト信号が供給された場合には、このインタラ
プト信号が無視されてそのメインプログラムのル
ープ期間にはインタラプト処理が行なえなくなる
問題を有している。
従つて、本考案による目的は、特にインタラプ
ト禁止区間を有するプログラムを実行するマイク
ロコンピユータに於いて、インタラプト禁止期間
中に入つたインタラプタ信号をもれなく受けるこ
と、メインルーチンの１ループにつき１回のイン
タラプタを受け、それ以上のインタラプト信号は
無視すること、および回路構成が簡単になるイン
タラプト回路を提供することを目的とする。以
下、図面を用いて詳細に説明する。
ト禁止区間を有するプログラムを実行するマイク
ロコンピユータに於いて、インタラプト禁止期間
中に入つたインタラプタ信号をもれなく受けるこ
と、メインルーチンの１ループにつき１回のイン
タラプタを受け、それ以上のインタラプト信号は
無視すること、および回路構成が簡単になるイン
タラプト回路を提供することを目的とする。以
下、図面を用いて詳細に説明する。
第１図は本考案によるマイクロコンピユータの
インタラプト回路の一実施例を示す回路図であ
る。同図に於いて１はメインプログラムの１ルー
プ期間中にインタラプト禁止区間を有するマイク
ロコンピユータであつて、インタラプトポート
P10と、メインプログラムの１ループ期間毎にイ
ンタラプト処理の有無を示す出力信号を発生する
出力ポートP11を有している。２は図示しない外
部回路から供給されるインタラプト信号Ａとマイ
クロコンピユータ１の出力ポートP11から発生さ
れる出力信号Ｄを入力するオアゲート、３はマイ
クロコンピユータ１の出力ポートP11から発生さ
れる出力信号Ｄを反転するインバータ、４はオア
ゲート２の出力信号Ｂによつてセツトされ、イン
バータ３の出力信号によつてリセツトされるフリ
ツプフロツプ回路であつて、そのリセツト出力端
から発生される出力信号Ｃをインタラプトポー
トP10に供給する。
インタラプト回路の一実施例を示す回路図であ
る。同図に於いて１はメインプログラムの１ルー
プ期間中にインタラプト禁止区間を有するマイク
ロコンピユータであつて、インタラプトポート
P10と、メインプログラムの１ループ期間毎にイ
ンタラプト処理の有無を示す出力信号を発生する
出力ポートP11を有している。２は図示しない外
部回路から供給されるインタラプト信号Ａとマイ
クロコンピユータ１の出力ポートP11から発生さ
れる出力信号Ｄを入力するオアゲート、３はマイ
クロコンピユータ１の出力ポートP11から発生さ
れる出力信号Ｄを反転するインバータ、４はオア
ゲート２の出力信号Ｂによつてセツトされ、イン
バータ３の出力信号によつてリセツトされるフリ
ツプフロツプ回路であつて、そのリセツト出力端
から発生される出力信号Ｃをインタラプトポー
トP10に供給する。
この様に構成されたマイクロコンピユータのイ
ンタラプト回路に於いて、まずマイクロコンピユ
ータ１のメインプログラムの１ループ期間が第２
図ａに示す様にT1，T2であつて、各々ループ期
間T1，T2にそれぞれインタラプト禁止区間X1，
X2が存在するものとする。そして、メインプロ
グラムが時点t1に於いて開始されると、マイクロ
コンピユータ１の出力ポートP11から発生される
出力Ｄが第２図ｅに示す様に“Ｌ”に反転する。
次に図示しない外部回路から供給されるインタラ
プト信号Ａが第２図ｂに示す様に時点t2に於いて
“Ｌ”になると、これに伴なつてオアゲート２の
出力信号Ｂが第２図ｃに時点t2に示す様に“Ｌ”
となる。そして、このオアゲート２の出力信号Ｂ
が“Ｌ”になると、フリツプフロツプ回路４がセ
ツトされてそのリセツト出力端から発生される
出力信号Ｃが第２図ｄに時点t2で示す様に“Ｌ”
となる。この様にして出力信号Ｃが“Ｌ”になる
と、この出力信号Ｃをインタラプト制御信号とす
るマイクロコンピユータ１がインタラプトモード
となつて予め定められている特定のプログラムが
割り込みによつて処理される。ここで、マイクロ
コンピユータ１がインタラプトモードになると、
出力ポートP11から発生される出力信号Ｄが時点
t3に於いて“Ｈ”に反転してインタラプト処理が
実行された事を示す。次に、インタラプト禁止区
間X1に含まれる時点t4およびインタラプト禁止区
間X1以外の時点t5に於いて第２図ｂに示す様にイ
ンタラプト信号Ａが“Ｌ”に反転しても、マイク
ロコンピユータ１の出力ポートP11から発生され
る出力信号Ｄはすでに“Ｈ”に反転して、メイン
プログラムのそのループ期間にすでにインタラプ
ト処理が行なわれたことを示しているために、オ
アゲート２の出力信号Ｂは第２図ｃに示す様に
“Ｈ”状態を続ける。つまり、オアゲート２はイ
ンタラプト信号Ａと出力信号Ｄが一致した時のみ
フリツプフロツプ回路４をセツトし、このフリツ
プフロツプ回路４のセツト時に於ける出力信号に
よつてマイクロコンピユータ１をインタラプトモ
ードにセツトしていることになる。従つて、メイ
ンプログラムの１ループ期間に於いてインタラプ
ト処理が実行されると、インタラプト処理の有無
を示す出力信号Ｄが“Ｈ”となつてその後に供給
されるインタラプト信号の取り込みを禁止するこ
とになり、これに伴なつてメインプログラムの１
ループ期間に１回のみのインタラプト処理が行な
われることになる。
ンタラプト回路に於いて、まずマイクロコンピユ
ータ１のメインプログラムの１ループ期間が第２
図ａに示す様にT1，T2であつて、各々ループ期
間T1，T2にそれぞれインタラプト禁止区間X1，
X2が存在するものとする。そして、メインプロ
グラムが時点t1に於いて開始されると、マイクロ
コンピユータ１の出力ポートP11から発生される
出力Ｄが第２図ｅに示す様に“Ｌ”に反転する。
次に図示しない外部回路から供給されるインタラ
プト信号Ａが第２図ｂに示す様に時点t2に於いて
“Ｌ”になると、これに伴なつてオアゲート２の
出力信号Ｂが第２図ｃに時点t2に示す様に“Ｌ”
となる。そして、このオアゲート２の出力信号Ｂ
が“Ｌ”になると、フリツプフロツプ回路４がセ
ツトされてそのリセツト出力端から発生される
出力信号Ｃが第２図ｄに時点t2で示す様に“Ｌ”
となる。この様にして出力信号Ｃが“Ｌ”になる
と、この出力信号Ｃをインタラプト制御信号とす
るマイクロコンピユータ１がインタラプトモード
となつて予め定められている特定のプログラムが
割り込みによつて処理される。ここで、マイクロ
コンピユータ１がインタラプトモードになると、
出力ポートP11から発生される出力信号Ｄが時点
t3に於いて“Ｈ”に反転してインタラプト処理が
実行された事を示す。次に、インタラプト禁止区
間X1に含まれる時点t4およびインタラプト禁止区
間X1以外の時点t5に於いて第２図ｂに示す様にイ
ンタラプト信号Ａが“Ｌ”に反転しても、マイク
ロコンピユータ１の出力ポートP11から発生され
る出力信号Ｄはすでに“Ｈ”に反転して、メイン
プログラムのそのループ期間にすでにインタラプ
ト処理が行なわれたことを示しているために、オ
アゲート２の出力信号Ｂは第２図ｃに示す様に
“Ｈ”状態を続ける。つまり、オアゲート２はイ
ンタラプト信号Ａと出力信号Ｄが一致した時のみ
フリツプフロツプ回路４をセツトし、このフリツ
プフロツプ回路４のセツト時に於ける出力信号に
よつてマイクロコンピユータ１をインタラプトモ
ードにセツトしていることになる。従つて、メイ
ンプログラムの１ループ期間に於いてインタラプ
ト処理が実行されると、インタラプト処理の有無
を示す出力信号Ｄが“Ｈ”となつてその後に供給
されるインタラプト信号の取り込みを禁止するこ
とになり、これに伴なつてメインプログラムの１
ループ期間に１回のみのインタラプト処理が行な
われることになる。
次に、第２図ａに示すループ期間T2において
は、このループ期間の開始時点としての時点t6に
おいて、メインルーチンの処理が開始される。そ
して、インタラプト禁止区間X2に含まれる時点t7
に於いてインタラプト信号Ａが第２図ｂに示す様
に“Ｌ”になると、出力信号Ｄがループ期間T2
の開始点である時点t6に於いてすでに“Ｌ”とな
つているために、オアゲート２の出力信号Ｂが第
２図ｃに時点t7で示す様に“Ｌ”に反転する。出
力信号Ｂが“Ｌ”に反転すると、フリツプフロツ
プ回路４がセツトされてその出力信号Ｃが第２図
ｄに時点t7で示す様に“Ｌ”となる。しかし、こ
の時点t7はインタラプト禁止区間X2に含まれてい
るために、マイクロコンピユータ１はこのフリツ
プフロツプ回路４の出力信号Ｃをインタラプト制
御信号として取り込むことを中止する。この場
合、フリツプフロツプ回路４は、その出力信号Ｃ
がインタラプトポートに取り込まれてインタラプ
ト処理が実行された時に出力ポートP11から発生
される出力信号Ｄによつてリセツトされるもので
あるために、インタラプト禁止区間X2に於ける
フリツプフロツプ回路４の上記セツト状態は保持
し続けられることになる。そして、フリツプフロ
ツプ回路４の出力信号Ｃはマイクロコンピユータ
１のインタラプトポートP10に供給され続けられ
ているために、インタラプト禁止区間X2が時点t8
に於いて終了すると同時に割り込みを受け付ける
ことにより、マイクロコンピユータ１がインタラ
プトモードとなるために、これに伴つて出力端
P11から発生される出力信号Ｄが時点t8に於いて
“Ｈ”に反転する。出力信号Ｄが“Ｈ”に反転す
ると、この信号がインバータ３を介してフリツプ
フロツプ回路４のリセツト入力端に供給されてリ
セツト制御される。従つて、以後は第２図ｂに時
点t9で示す様にインタラプト信号Ａが供給されて
も、マイクロコンピユータ１の出力信号Ｄが次の
ループ期間の開始点まで“Ｈ”状態を保持し続け
るためにオアゲート２に於ける負論理による一致
が得られず、これに伴なつてフリツプフロツプ回
路４のセツトおよび再インタラプト処理は行なわ
れない。つまり、上記構成に於いては、メインプ
ログラムの各ループ期間に於いて、最初に到来す
るインタラプト信号のみを取り込んでマイクロコ
ンピユータのインタラプトポートに供給し、以後
のインタラプト信号はマイクロコンピユータへの
供給を阻止して、頻繁にインタラプト処理が行な
われることによるメインプログラムの実行遅れを
除去し、これによつて１ループ期間の短縮および
一定化が行なわれる。また、メインプログラムの
インタラプト禁止区間に発生されたインタラプト
信号は、インタラプト禁止区間が終了するまで保
持されて処理されるために、インタラプト信号の
取り込み漏れが防止される。
は、このループ期間の開始時点としての時点t6に
おいて、メインルーチンの処理が開始される。そ
して、インタラプト禁止区間X2に含まれる時点t7
に於いてインタラプト信号Ａが第２図ｂに示す様
に“Ｌ”になると、出力信号Ｄがループ期間T2
の開始点である時点t6に於いてすでに“Ｌ”とな
つているために、オアゲート２の出力信号Ｂが第
２図ｃに時点t7で示す様に“Ｌ”に反転する。出
力信号Ｂが“Ｌ”に反転すると、フリツプフロツ
プ回路４がセツトされてその出力信号Ｃが第２図
ｄに時点t7で示す様に“Ｌ”となる。しかし、こ
の時点t7はインタラプト禁止区間X2に含まれてい
るために、マイクロコンピユータ１はこのフリツ
プフロツプ回路４の出力信号Ｃをインタラプト制
御信号として取り込むことを中止する。この場
合、フリツプフロツプ回路４は、その出力信号Ｃ
がインタラプトポートに取り込まれてインタラプ
ト処理が実行された時に出力ポートP11から発生
される出力信号Ｄによつてリセツトされるもので
あるために、インタラプト禁止区間X2に於ける
フリツプフロツプ回路４の上記セツト状態は保持
し続けられることになる。そして、フリツプフロ
ツプ回路４の出力信号Ｃはマイクロコンピユータ
１のインタラプトポートP10に供給され続けられ
ているために、インタラプト禁止区間X2が時点t8
に於いて終了すると同時に割り込みを受け付ける
ことにより、マイクロコンピユータ１がインタラ
プトモードとなるために、これに伴つて出力端
P11から発生される出力信号Ｄが時点t8に於いて
“Ｈ”に反転する。出力信号Ｄが“Ｈ”に反転す
ると、この信号がインバータ３を介してフリツプ
フロツプ回路４のリセツト入力端に供給されてリ
セツト制御される。従つて、以後は第２図ｂに時
点t9で示す様にインタラプト信号Ａが供給されて
も、マイクロコンピユータ１の出力信号Ｄが次の
ループ期間の開始点まで“Ｈ”状態を保持し続け
るためにオアゲート２に於ける負論理による一致
が得られず、これに伴なつてフリツプフロツプ回
路４のセツトおよび再インタラプト処理は行なわ
れない。つまり、上記構成に於いては、メインプ
ログラムの各ループ期間に於いて、最初に到来す
るインタラプト信号のみを取り込んでマイクロコ
ンピユータのインタラプトポートに供給し、以後
のインタラプト信号はマイクロコンピユータへの
供給を阻止して、頻繁にインタラプト処理が行な
われることによるメインプログラムの実行遅れを
除去し、これによつて１ループ期間の短縮および
一定化が行なわれる。また、メインプログラムの
インタラプト禁止区間に発生されたインタラプト
信号は、インタラプト禁止区間が終了するまで保
持されて処理されるために、インタラプト信号の
取り込み漏れが防止される。
以上説明した様に、本考案によるマイクロコン
ピユータのインタラプト回路によれば、メインプ
ログラムの１ループ処理期間に１度のみのインタ
ラプト処理を実行させることが出来、これに伴な
つてメインプログラム処理の時間が短縮されると
ともに、一定化される。また本考案によれば、メ
インプログラムに於けるインタラプト禁止区間に
於けるインタラプト信号に対しても確実なインタ
ラプト処理が実行される等の種々優れた効果を有
する。
ピユータのインタラプト回路によれば、メインプ
ログラムの１ループ処理期間に１度のみのインタ
ラプト処理を実行させることが出来、これに伴な
つてメインプログラム処理の時間が短縮されると
ともに、一定化される。また本考案によれば、メ
インプログラムに於けるインタラプト禁止区間に
於けるインタラプト信号に対しても確実なインタ
ラプト処理が実行される等の種々優れた効果を有
する。
第１図は本考案によるマイクロコンピユータの
インタラプト回路の一実施例を示す回路図、第２
図ａ〜ｅは第１図に示す回路の各部動作波形図で
ある。 １……マイクロコンピユータ、２……オアゲー
ト、３……インバータ、４……フリツプフロツプ
回路。
インタラプト回路の一実施例を示す回路図、第２
図ａ〜ｅは第１図に示す回路の各部動作波形図で
ある。 １……マイクロコンピユータ、２……オアゲー
ト、３……インバータ、４……フリツプフロツプ
回路。
Claims (1)
- インタラプト制御信号が供給されるインタラプ
トポートおよびインタラプトルーチンの最初から
メインプログラムの開始時点までの期間に於いて
出力を発生する出力ポートとを有するマイクロコ
ンピユータと、このマイクロコンピユータの前記
出力ポートから発生される出力信号と外部から供
給されるインタラプト信号との一致を求めるゲー
ト回路と、このゲート回路の出力信号によつてセ
ツトされるとともに前記マイクロコンピユータの
出力ポートから発生される出力信号の反転信号に
よつてリセツトされ、かつセツト時の出力信号を
インタラプト制御信号として前記マイクロコンピ
ユータのインタラプトポートに供給するフリツプ
フロツプ回路とを備えたマイクロコンピユータの
インタラプト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11732982U JPS5923854U (ja) | 1982-07-31 | 1982-07-31 | マイクロコンピユ−タのインタラプト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11732982U JPS5923854U (ja) | 1982-07-31 | 1982-07-31 | マイクロコンピユ−タのインタラプト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923854U JPS5923854U (ja) | 1984-02-14 |
| JPS6234355Y2 true JPS6234355Y2 (ja) | 1987-09-02 |
Family
ID=30270132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11732982U Granted JPS5923854U (ja) | 1982-07-31 | 1982-07-31 | マイクロコンピユ−タのインタラプト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923854U (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60173711U (ja) * | 1984-04-26 | 1985-11-18 | 株式会社 稲葉製作所 | 金属キヤビネツトとパ−テイシヨンの結合金具 |
| JPH06103464B2 (ja) * | 1985-07-31 | 1994-12-14 | 株式会社東芝 | 割込信号制御方式 |
| JP2009199424A (ja) * | 2008-02-22 | 2009-09-03 | Denso Corp | マイクロコンピュータ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS508898A (ja) * | 1973-05-21 | 1975-01-29 | ||
| JPS53131731A (en) * | 1977-04-22 | 1978-11-16 | Hitachi Ltd | Interruption circuit for computer |
-
1982
- 1982-07-31 JP JP11732982U patent/JPS5923854U/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS508898A (ja) * | 1973-05-21 | 1975-01-29 | ||
| JPS53131731A (en) * | 1977-04-22 | 1978-11-16 | Hitachi Ltd | Interruption circuit for computer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5923854U (ja) | 1984-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4250547A (en) | Information processing apparatus capable of effecting parallel processings by using a divided common bus | |
| JPS63238630A (ja) | マイクロプロセツサの割込み制御装置 | |
| JPH02165721A (ja) | パルス出力装置 | |
| JPS6234355Y2 (ja) | ||
| JPS57153348A (en) | Control circuit for microcomputer | |
| EP0469549A2 (en) | Interrupt control unit | |
| JPS62205441A (ja) | マイクロコンピユ−タ | |
| JPH0573296A (ja) | マイクロコンピユータ | |
| JPS622684Y2 (ja) | ||
| JPS6234354Y2 (ja) | ||
| JPH0465407B2 (ja) | ||
| JP2867617B2 (ja) | スタンバイ回路 | |
| JPS63250743A (ja) | テストモ−ド設定方式 | |
| JPS6213150Y2 (ja) | ||
| JPS5826057B2 (ja) | 複合コンピュ−タシステム | |
| JPH01197843A (ja) | マイクロコンピュータ | |
| KR890004811Y1 (ko) | 마이크로 프로세서와 버스의 인터페이스 회로 | |
| JPS5923661A (ja) | パルス通信回路 | |
| JP2614931B2 (ja) | 割込制御回路 | |
| JPH044614B2 (ja) | ||
| JPS63310035A (ja) | マイクロコンピユ−タ | |
| JPH04225432A (ja) | ワンチップ・マイクロコンピュータの割り込み処理時間管理方式 | |
| JPH02297683A (ja) | マイクロコンピュータ | |
| JPH04195638A (ja) | 半導体集積回路 | |
| JPH0452971B2 (ja) |