JPH04195638A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は比較型タイマを含む半導体集積回路に関し、
特にその比較型タイマを使用しタスク切り換えを可能に
した半導体集積回路に関する。

〔従来の技術〕

第３図は従来のシングルチップマイクロコンピュータに
内蔵され１．比較型タイマを使用しタスク切り換えを行
う半導体集積回路のブロック図であり、図において、（
１）はフリーランカウンタ、００］は中央演算処理装置
、（１１）は比較レジスタ１、（１２）は比較しタスク
２、（１３）は比較レジスタに、（１４）は比較器１、
（１５）は比較Ｎ２、（１６）は比較器に１（１７）は
割込制御回路である。

第３図において基準クロック入力をカウントクロックと
したフリーランカウンタ（１）のカウント値が比較器１
　（１４）、比較器２（１５）、　　、比較ｋ　（１Ｂ
）に入力されている。また比較器１（１，４）、比較器
２（１５）、　、、、、比較器ｋ　（１６）には比較レ
ジスタ１（１１）。

比較レジスタ２（１２）、　　比較レジスタｋ　（１３
）に格納されている比較データ１．比較データ２．　比
較データｋがそれぞれ入力されている。そして前記比較
器１（１４）、比較器２　（１５）、　　・、比較＠ｋ
（１６）の一致検出出力１．一致検出出力２．、−致検
出出力ｋが割り込み制御回路（１７）に入力されている
。さらに割り込み制御回路（１７）の割り込み要求出力
が中央演算処理装置叫に入力されている。

次に第４図の動作タイミング図に従って動作を説明する
。フリーランカウンタ（１］（ま“００”　（以下゛０
０”は１６進数を表わすものとする。）を初期値とし、
”　Ｆ　Ｆ″でオーバーフローし再び′００”よりアン
プカウントし続けろカランつてある。今、タスク１の処
理が実行されており比較レジスタ１（１，１１，比較レ
ジスタ２　（１２）の内容比較データ１．比較データ２
はそれぞれ′０３″。

“ＯＢ“になっている。基準クロックによりアップカウ
ントされフリーランカウンタ（１）の内容が０３”とな
り図中Ａ２のタイミレグで比較器１（■４）の一致検出
出力１がＨになる。その後図中８２のタイミングで割り
込み制御回路（１７）が中央演算処理装置ＧＯ＋に割り
込み要求出力を出力する。Ｃ２からＤ２の区間て前述の
割り込み要求を受けた中央演算処理装置（ＩＱ＋はタス
クをタスク１がらタスク２に切り換えろ処理をＯ８など
のソフトウェアによって行う。そして上述したような動
作で順次タスクを切り換えていく。

〔発明が解決しようとする課題〕

従来の半導体集積回路は以上のように構成されているの
で、多要因の割り込み処理のためのタスク切り換え処理
を比較型タイマ割り込み発生後にＯ５などのソフトウェ
アなどて行うと、高速およびリアルタイム性を必要とす
るンステムで（よ、適切かつ高速なタスク切り換えによ
って処理てきないという問題点があった。

この発明は上記のような問題点を解決するために行われ
たもので、多要因の割り込み処理の処理を最適かつ高速
なタスク切り換え処理を行える。

さらにタスクの発生を判別するデータとそれを判定する
機能を付加することにより、不要なタスクを割り込み処
理なしに防ぐことが可能となり、より柔軟な処理プログ
ラム構成が可能な半導体集積回路を得ることを目的とす
る。

〔課題を解決するための手段〕

この発明に係わる半導体ａｍ回路は、フリーランカウン
タ、比較レジスタ、比較一致検出回路、比較データ記憶
回路、比較データ用ポインタ、比較型タイマ制御回路、
タスクデータ記憶回路、タスクデータ用ポインタ、タス
ク発生判別データ記憶回路、タスク光生判別データ用ポ
インタ、タスク発生判別回路、タスク切り換え制御回路
の手段を備えたものである。

〔作用〕

この発明による半導体集積回路は、高速、リアルタイム
性を必要とするシステムにおける多要因の割り込み処理
のためのタスク切り換え処理の最適化、および高速化な
らび処理プログラムの柔軟性を図ることができろ。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図は、シングルチップマイクロコンビ二一夕に内蔵
されたこの発明の一実施例の半導体集積回路ブロック構
成図である。図において、（１）はフリーランカウンタ
、（２）は比較レジスタ、（３）は比較器、（４）は比
較データ記憶回路、（５）は比較型タイマ制御回路、（
６）は比較データ用ポインタ、（７）はタスクデータ記
憶回路、（８）はタスク切換副部回路、（９）はタスク
データ用ポインタ、００）は中央演算処理装置、（１１
）はタスク発生判別データ記憶回路、（１２）はタスク
発生判別制御回路、（１３）はタスク発生判別データ用
ポインタである。

第１図において、基準クロック入力をカラシトクロック
としたフリーランカウンタ（１）のカラ、）・値と、比
較レジスタ（２）の値が比較１ｉｊｆ３＋に入力されて
おり、前述の比較！　（３１の一致検出出力が比較タイ
マ制御回路（５）に入力されている。比較タイマ制御回
路（５）は、比較データを複数個格納した比較データ記
憶回路（４）の該当比較データを指し示す比較データ用
ポインタ制纒出力を出力し、比較データ用ポインタ（６
）を制御する。前記比較レジスタ（２）には比較データ
記憶回路（４）より前記比較データ用ポインタ（６）に
よって指し示されている任意の比較データが入力されて
いる。また前述の比較器（３）の出力がタスク発生判別
制純回路（１２）に入力されている。タスク発生判別制
御回路（１２）はタスク発生判別データを複数個格納し
たタスク発生判別データ記憶回路（１１）の該当タスク
発生判別データを指し示すタスク発生判別用データポイ
ンタ（１３）を出力し、一致検出出力の出力時にタスク
発生判別用データポインタ（１３）の指し示すタスク発
生判別データに従って、タスク発生信号を出力する。タ
スク切り換え制御回路（８）は、タスクデータを複数個
格納したタスクデータ記憶回路（７）の該当タスクデー
タを指し示すタスクデータ用ポインタ（９）を制御する
。前記タスク切り換え制御回路（８）にはタスクデータ
が入力されている。そして前記タスク切り換え制御回路
（８）のタスク刷部出力は中央演算処理装置ａωに入力
されている。

次に第２図の動作タイミング図に従って動作を説明する
。フリーランカウンタ（１）は初期値を００”とし、Ｆ
Ｆ”でオーバーフローし再び００”よりアップカウント
し続けるカウンタである。

今、本実施例のシングルチップマイクロコンピュータは
タスク１の処理が実行されており、比較レジスタ（２）
には比較データ１“０３″が格納されている。そしてタ
スクデータ１がタスク切り換え制御回路（８）にそれぞ
れ読み込まれている。比較データ用ポインタ（６）およ
びタスクデータ用ポインタ（９）はそれぞれ比較デτり
１およびタスクデータ１を指し示している。

基準クロックによるアップカウントによってフリーラン
カウンタ（１）の値が“０３パになり図中ＡＩのクイ廷
ングで一致検出出力がＨとなる。この時タスク発生判別
データはＯＮであるのでタスク発生信号がＨとなる。図
中３１のタイミングで比較データ用ポインタ（６）およ
びタスクデータ用ノボインタ（９）は比較データ２およ
びタスクデータ２を指し示す。またこの８１タイミノグ
でタスク切り換え制御回路（８］よりタスク刷部出力が
中央演算処理装置α■に出力され、実行タスクをタスク
ｋからタスク１に切り換えろ。図中Ｃ１のタイミングで
タスクデータ２がタスク切り換え制翻回路（８）に読み
込まれ、比較データ２’０６’“が比較レジスタ（２）
に読み込まれる。

フリーランカウンタ（１）の値が“０６″になり図中Ｄ
１のタイミングで一致検出出力がＨとなる。

この時タスク発生判別データはＯＦＦであるのでタスク
発生信号はしである。図中Ｅ１のタイミングで比較デー
タ用ポインタ（６）およびタスクデータ用ポインタ（９
）は比較データ３およびタスクデータ３を指し示す。こ
の時はタスク発生信号はＬであるのでタスク切り換え刷
部回路（８）によるタスク１からタスク２への切り換え
は行われない。図中Ｆ１のタイＥ−’グでタスクデータ
３がタスク切り換又制御回路（８）に読み込まれ、比較
データ３”０９″が比較レジスタ（２）に読み込まれる
。

７リーランカウンタ（１１の値が“０９″になり図中６
１のタイミングで一致検出出力がＨとなる。

この時タスク発生判別データはＯＮであるのでタスク発
生信号がＨとなる。このＢのタイミングでタスク切り換
え刷部回路（８）よりタスク副部出力が中央演算処理装
置αωに出力され、実行タスクをタスク１からタスク３
に切り換える。

このようにしてＯ３などのソフトウェアを用いず順次タ
スクを切り換えることができ、また不要なタスクの実行
を中央演算処理装置口■の負荷なしに防ぐことができる
。

このとき比較データ記憶回！＠　（４１およびタスクデ
ータ記憶回路（７）の比較データおよびタスクデータを
適切に設定することにより、個々のタスクを適切な時間
で切り換えることができる。なお、前述のデータの設定
方法は、ハードウェア的あるいはソフ）・ウェア的に行
えるものとする。

〔発明の効果〕

以上のようにこの発明によれば、複数の比較データを順
次比較し割り込みを発生させることのできる比較型タイ
マを含む半導体集積回路において、タスク選択切り換え
処理用のタスクデータを比較型タイマの割り込み発生時
に、タスク発生の判別を行いタスク切り換えをｆｉｌｌ
ｌＩｌする手段を加えて構成したものである。これによ
り多要因の割り込み処理のためのタスク切り換え処理を
高速かつ柔軟に処理でき、かつ無駄な割り込み処理を防
ぐことができる等の効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による比較型タイマを使用
しタスク切り換えを行う半導体集積回路のブロック図、
第２図は第１図の実施例の動作タイミング図、第３図は
従来の比較型タイマを使用しタスク切り換えを行う半導
体集積回路のブロック図、第４図は第３図の従来例にお
ける動作タイミノグ図である。 図において、（１）はフリーランカウンタ、（２）は比
較レジスタ、（３）は比較！、（４）は比較データ記憶
回路、（５）は比較型タイマ制御回路、（６）は比較デ
ータ用ポインタ、（７）はタスクデータ記憶回路、（８
）＋；ｔタスタス抄換え′Ｍ胛回路、〔９）はタスクデ
ータ用ポインタ、α０）は中央演算処理装置、　（１１
）はタスク発生判別データ記憶回路、　（１２）はタス
ク発生判別副部回路、　（１，３）はタスク発生判別デ
ータ用ポインタである。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 　所定の周波数のクロックを基本クロックとしてそのク
   ロックをカウントし、カウンタの値を出力するフリーラ
   ンカウンタと、 格納および出力するデータが前記フリーランカウンタと
   の比較データになる比較レジスタと、前記フリーランカ
   ウンタの出力値と前記比較レジスタの出力値とを入力と
   して比較・一致検出を行い、その一致検出結果を出力す
   る比較手段とを備えた比較一致検出回路と、前記比較レ
   ジスタに格納する比較データを複数個格納し、後述の比
   較データ用ポインタの指し示す比較データ番地に格納さ
   れた比較データを出力する手段を備えた比較データ記憶
   回路と、 前記比較データ記憶回路に複数個格納される比較データ
   の内のある１つの比較データが格納される番地を指し示
   し選択する手段を備えた比較データ用ポインタと、前記
   比較データ記憶回路の出力する比較データを前記比較レ
   ジスタへの読み込みを制御する比較データ読み込み制御
   手段とを備えた比較型タイマ制御回路と、 タスクデータを複数個格納し、後述のタスクデータ用ポ
   インタの指し示すタスクデータ番地に格納されたタスク
   データを後述するタスク切り換え制御回路に出力する手
   段を備えたタスクデータ記憶回路と、前記タスクデータ
   記憶回路に複数個格納されるタスクデータの内のある１
   つのタスクデータが格納される番地を指し示し選択する
   手段を備えたタスクデータ用ポインタと、前記タスクデ
   ータ記憶回路にそれぞれ対応するタスクの発生を判別す
   るデータを格納し、後述のタスク切り換え制御回路に出
   力する手段を備えたタスク発生判別データ記憶回路と、
   前記タスク発生判別データ記憶回路に複数個格納される
   番地を指し示し選択する手段を備えたタスク発生判別デ
   ータ用ポインタと、タスク発生を判別し、タスク発生信
   号を出力するタスク発生判別回路と、 前記タスクデータ記憶回路の出力するタスクデータを読
   み込み、タスク発生信号出力時にタスクデータに従って
   タスク切り換えを制御するタスク切り換え制御回路を備
   え、 比較データ群を比較レジスタとフリーランカウンタの一
   致に同期して、順番に比較レジスタに転送し、 また、その時点で指定されているタスクの発生の判別を
   行ってタスクを発生させることを特徴とする半導体集積
   回路。