JPH05250305A - データ転送制御方式 - Google Patents
データ転送制御方式Info
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- JPH05250305A JPH05250305A JP4084517A JP8451792A JPH05250305A JP H05250305 A JPH05250305 A JP H05250305A JP 4084517 A JP4084517 A JP 4084517A JP 8451792 A JP8451792 A JP 8451792A JP H05250305 A JPH05250305 A JP H05250305A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
Abstract
(57)【要約】
【目的】 ＤＭＡ転送回路を含んだデータ処理システム
において、ＤＭＡ転送回路とＣＰＵのバス使用権の優先
順位が可変になるようにする。 【構成】 ＤＭＡ転送中にＤＭＡ転送タイマ１６のオー
バーフローが起こると、ＤＭＡ転送回路からＣＰＵへの
バス使用権変更要求信号Ｙをバス使用権判定回路１０に
出力し、ＤＭＡ転送を一時停止しバス使用権がＤＭＡ転
送回路からＣＰＵに移行した後、ＣＰＵは動作を再開す
る。次にＤＭＡ転送タイマ１６がオーバーフローしたと
き、ＣＰＵからＤＭＡ転送回路へのバス使用権変更要求
信号Ｚをバス使用権判定回路１０に出力し、ＤＭＡ転送
のスタート時と同様の手段によってＣＰＵからＤＭＡ転
送回路にバス使用権を移し、ＤＭＡ転送を再開する。
において、ＤＭＡ転送回路とＣＰＵのバス使用権の優先
順位が可変になるようにする。 【構成】 ＤＭＡ転送中にＤＭＡ転送タイマ１６のオー
バーフローが起こると、ＤＭＡ転送回路からＣＰＵへの
バス使用権変更要求信号Ｙをバス使用権判定回路１０に
出力し、ＤＭＡ転送を一時停止しバス使用権がＤＭＡ転
送回路からＣＰＵに移行した後、ＣＰＵは動作を再開す
る。次にＤＭＡ転送タイマ１６がオーバーフローしたと
き、ＣＰＵからＤＭＡ転送回路へのバス使用権変更要求
信号Ｚをバス使用権判定回路１０に出力し、ＤＭＡ転送
のスタート時と同様の手段によってＣＰＵからＤＭＡ転
送回路にバス使用権を移し、ＤＭＡ転送を再開する。
Description
【０００１】
【産業上の利用分野】この発明はデータ処理システムに
おけるメモリと周辺機能回路との間のデータ転送を中央
処理装置を介さず直接に行なったりするデータ転送制御
方式に関するものである。
おけるメモリと周辺機能回路との間のデータ転送を中央
処理装置を介さず直接に行なったりするデータ転送制御
方式に関するものである。
【０００２】図４は従来のデータ転送制御方式を採用し
たデータ処理システムの構成を示すブロック図である。
図４において、２はデータ処理を行なうための演算及び
制御を行なうＣＰＵ（中央処理装置）、３はデータ処理
に必要なデータ（プログラムやその他のデータ）を記憶
するメモリ、４はデータ処理に対する特殊な機能を有す
る各種の周辺機能回路、１はデータバス８のバス使用権
を獲得し転送元のメモリ３あるいは周辺機能回路４から
データバス８を介して転送先の周辺機能回路４あるいは
メモリ３へＣＰＵ２によらず（ＣＰＵ２を介さず）直接
にデータ転送を行なう直接転送回路としてのＤＭＡ転送
回路、９はメモリ３等のアドレスを指定するためのアド
レスバスである。上記ＤＭＡ転送回路１は、ＤＭＡ転送
要求受付回路５とＤＭＡ転送データバッファ６とＤＭＡ
転送制御回路７を備えている。また、図４において、Ａ
はＣＰＵ２のデータ入出力線、ＢはＣＰＵ２のアドレス
出力線、ＣはＤＭＡ転送回路１のデータ入出力線、Ｄは
ＤＭＡ転送回路１のアドレス出力線、Ｅはメモリ３のデ
ータ入出力線、Ｆはメモリ３のアドレス入力線である。
Ｇは周辺機能回路４からのＤＭＡ要求信号線、ＨはＤＭ
Ａ転送要求受付回路５からＤＭＡ転送制御回路７へのＤ
ＭＡ転送トリガ信号線、ＩはＤＭＡ転送制御回路７から
ＣＰＵ２へのＣＰＵ停止要求信号線、ＪはＣＰＵ２から
ＤＭＡ転送制御回路７へのＣＰＵ停止完了信号線、Ｋは
ＤＭＡ転送制御回路７からＣＰＵ２へのＤＭＡ転送終了
信号線、ＬはＤＭＡ転送制御回路７からＤＭＡ転送デー
タバッファ６へのデータ転送制御線である。
たデータ処理システムの構成を示すブロック図である。
図４において、２はデータ処理を行なうための演算及び
制御を行なうＣＰＵ（中央処理装置）、３はデータ処理
に必要なデータ（プログラムやその他のデータ）を記憶
するメモリ、４はデータ処理に対する特殊な機能を有す
る各種の周辺機能回路、１はデータバス８のバス使用権
を獲得し転送元のメモリ３あるいは周辺機能回路４から
データバス８を介して転送先の周辺機能回路４あるいは
メモリ３へＣＰＵ２によらず（ＣＰＵ２を介さず）直接
にデータ転送を行なう直接転送回路としてのＤＭＡ転送
回路、９はメモリ３等のアドレスを指定するためのアド
レスバスである。上記ＤＭＡ転送回路１は、ＤＭＡ転送
要求受付回路５とＤＭＡ転送データバッファ６とＤＭＡ
転送制御回路７を備えている。また、図４において、Ａ
はＣＰＵ２のデータ入出力線、ＢはＣＰＵ２のアドレス
出力線、ＣはＤＭＡ転送回路１のデータ入出力線、Ｄは
ＤＭＡ転送回路１のアドレス出力線、Ｅはメモリ３のデ
ータ入出力線、Ｆはメモリ３のアドレス入力線である。
Ｇは周辺機能回路４からのＤＭＡ要求信号線、ＨはＤＭ
Ａ転送要求受付回路５からＤＭＡ転送制御回路７へのＤ
ＭＡ転送トリガ信号線、ＩはＤＭＡ転送制御回路７から
ＣＰＵ２へのＣＰＵ停止要求信号線、ＪはＣＰＵ２から
ＤＭＡ転送制御回路７へのＣＰＵ停止完了信号線、Ｋは
ＤＭＡ転送制御回路７からＣＰＵ２へのＤＭＡ転送終了
信号線、ＬはＤＭＡ転送制御回路７からＤＭＡ転送デー
タバッファ６へのデータ転送制御線である。
【０００３】図５は従来のＤＭＡ転送回路の構成を示す
ブロック図である。図５中、図４に示す構成要素に対応
するものには同一符号を付して説明を省略する。図５に
おいて１０はバス使用権判定回路、１１はバスアクセス
制御回路、１２は転送ポインタ、１３は転送カウンタ、
１４は転送元アドレスポインタ、１５は転送先アドレス
ポインタである。Ｄ' は転送元アドレスポインタ１４の
アドレス出力線、Ｄ''は転送先アドレスポインタ１５の
アドレス出力線、ＭはＤＭＡ転送開始信号線、Ｎはバス
使用権判定回路１０へのＤＭＡ転送終了信号線、ＯはＤ
ＭＡ転送データバッファ６への読み込みトリガ信号線、
Ｏ' はＤＭＡ転送データバッファ６への書き込みトリガ
信号線、Ｐは転送カウンタ１３へのカウント信号線、Ｑ
は転送カウンタ１３の転送データ終了信号線、Ｒは転送
ポインタ１２のカウント値、Ｓは転送元アドレスの出力
要求信号線、Ｔは転送先アドレスの出力要求信号線であ
る。
ブロック図である。図５中、図４に示す構成要素に対応
するものには同一符号を付して説明を省略する。図５に
おいて１０はバス使用権判定回路、１１はバスアクセス
制御回路、１２は転送ポインタ、１３は転送カウンタ、
１４は転送元アドレスポインタ、１５は転送先アドレス
ポインタである。Ｄ' は転送元アドレスポインタ１４の
アドレス出力線、Ｄ''は転送先アドレスポインタ１５の
アドレス出力線、ＭはＤＭＡ転送開始信号線、Ｎはバス
使用権判定回路１０へのＤＭＡ転送終了信号線、ＯはＤ
ＭＡ転送データバッファ６への読み込みトリガ信号線、
Ｏ' はＤＭＡ転送データバッファ６への書き込みトリガ
信号線、Ｐは転送カウンタ１３へのカウント信号線、Ｑ
は転送カウンタ１３の転送データ終了信号線、Ｒは転送
ポインタ１２のカウント値、Ｓは転送元アドレスの出力
要求信号線、Ｔは転送先アドレスの出力要求信号線であ
る。
【０００４】次にこの従来例の動作について、図４を用
いて説明する。周辺機能回路４から信号線Ｇを介してＤ
ＭＡ転送要求信号がＤＭＡ転送要求受付回路５に入力さ
れると、ＤＭＡ転送要求受付回路５は信号線Ｈを介して
ＤＭＡトリガ信号をＤＭＡ転送制御回路７に出力する。
ＤＭＡトリガ信号を受け付けたＤＭＡ転送制御回路７
は、ＣＰＵ２を停止させるために信号線Ｉを介してＣＰ
Ｕ停止要求信号をＣＰＵ２に出力する。ＣＰＵ停止要求
信号を受け付けたＣＰＵ２は動作を停止し、信号線Ｊを
介してＣＰＵ停止完了信号をＤＭＡ転送制御回路７に出
力する。これらの動作によって、データバス使用権がＣ
ＰＵ２からＤＭＡ転送回路１に移行する。
いて説明する。周辺機能回路４から信号線Ｇを介してＤ
ＭＡ転送要求信号がＤＭＡ転送要求受付回路５に入力さ
れると、ＤＭＡ転送要求受付回路５は信号線Ｈを介して
ＤＭＡトリガ信号をＤＭＡ転送制御回路７に出力する。
ＤＭＡトリガ信号を受け付けたＤＭＡ転送制御回路７
は、ＣＰＵ２を停止させるために信号線Ｉを介してＣＰ
Ｕ停止要求信号をＣＰＵ２に出力する。ＣＰＵ停止要求
信号を受け付けたＣＰＵ２は動作を停止し、信号線Ｊを
介してＣＰＵ停止完了信号をＤＭＡ転送制御回路７に出
力する。これらの動作によって、データバス使用権がＣ
ＰＵ２からＤＭＡ転送回路１に移行する。
【０００５】データバス使用権を得たＤＭＡ転送回路１
は、信号線Ｄを介して転送元アドレスをアドレスバス９
に出力し、信号線Ｆを介してメモリ３に入力する。転送
元アドレスを受け取ったメモリ３は、転送元番地から信
号線Ｅを介して転送データをデータバス８に出力する。
データバス８に出力された転送データは、信号線Ｃを介
してＤＭＡ転送データバッファ６に取り込まれる。転送
データの取り込みが終了すると、信号線Ｄを介して転送
先アドレスをアドレスバスに出力し、信号線Ｆを介して
転送先アドレスを受け取ったメモリ３の転送先番地に、
信号線Ｃとデータバス８と信号線Ｅを介して転送データ
を書き込む。これらの動作をデータ転送が終了するまで
繰り返す。ＤＭＡ転送が終了するとデータバス使用権が
ＤＭＡ転送回路１からＣＰＵ２に移行し、ＤＭＡ転送制
御回路７は信号線Ｋを介してＤＭＡ転送終了信号をＣＰ
Ｕ２に出力し、これによりＣＰＵ２は動作を再開する。
は、信号線Ｄを介して転送元アドレスをアドレスバス９
に出力し、信号線Ｆを介してメモリ３に入力する。転送
元アドレスを受け取ったメモリ３は、転送元番地から信
号線Ｅを介して転送データをデータバス８に出力する。
データバス８に出力された転送データは、信号線Ｃを介
してＤＭＡ転送データバッファ６に取り込まれる。転送
データの取り込みが終了すると、信号線Ｄを介して転送
先アドレスをアドレスバスに出力し、信号線Ｆを介して
転送先アドレスを受け取ったメモリ３の転送先番地に、
信号線Ｃとデータバス８と信号線Ｅを介して転送データ
を書き込む。これらの動作をデータ転送が終了するまで
繰り返す。ＤＭＡ転送が終了するとデータバス使用権が
ＤＭＡ転送回路１からＣＰＵ２に移行し、ＤＭＡ転送制
御回路７は信号線Ｋを介してＤＭＡ転送終了信号をＣＰ
Ｕ２に出力し、これによりＣＰＵ２は動作を再開する。
【０００６】次に、ＤＭＡ転送制御回路７の動作につい
て図４と図５を用いて説明する。信号線Ｊを介してＣＰ
Ｕ停止信号がバス使用権判定回路１０に入力されると、
バス使用権判定回路１０はバス使用権をＣＰＵ２からＤ
ＭＡ転送回路１に移し、バスアクセス制御回路１１に信
号線Ｍを介してＤＭＡ転送開始信号を出力する。ＤＭＡ
転送開始信号を受けたバスアクセス制御回路１１は、信
号線Ｓを介して転送元アドレス出力要求信号を転送元ア
ドレスポインタ１４に出力する。転送元アドレス出力要
求信号を受け取った転送元アドレスポインタ１４は、信
号線Ｄ' を介して転送元アドレスをアドレスバス９に出
力する。また、同時にバスアクセス制御回路１１は、信
号線Ｏを介して読み込みトリガ信号をＤＭＡ転送データ
バッファ６に出力し、転送元番地から出力された転送デ
ータを、データバス８から信号線Ｃを介してＤＭＡ転送
データバッファ６に読み込む。転送元番地からの転送デ
ータの読み込みが終了すると、バスアクセス制御回路１
１は、信号線Ｔを介して転送先アドレス出力要求信号を
転送先アドレスポインタ１５に出力する。転送先アドレ
ス出力要求信号を受け取った転送先アドレスポインタ１
５は、信号線Ｄ''を介して転送先アドレスをアドレスバ
ス９に出力する。また、同時にバスアクセス制御回路１
１は、出力線Ｏ' を介して書き込みトリガ信号をＤＭＡ
転送データバッファ６に出力し、転送先番地に転送デー
タを書き込む。
て図４と図５を用いて説明する。信号線Ｊを介してＣＰ
Ｕ停止信号がバス使用権判定回路１０に入力されると、
バス使用権判定回路１０はバス使用権をＣＰＵ２からＤ
ＭＡ転送回路１に移し、バスアクセス制御回路１１に信
号線Ｍを介してＤＭＡ転送開始信号を出力する。ＤＭＡ
転送開始信号を受けたバスアクセス制御回路１１は、信
号線Ｓを介して転送元アドレス出力要求信号を転送元ア
ドレスポインタ１４に出力する。転送元アドレス出力要
求信号を受け取った転送元アドレスポインタ１４は、信
号線Ｄ' を介して転送元アドレスをアドレスバス９に出
力する。また、同時にバスアクセス制御回路１１は、信
号線Ｏを介して読み込みトリガ信号をＤＭＡ転送データ
バッファ６に出力し、転送元番地から出力された転送デ
ータを、データバス８から信号線Ｃを介してＤＭＡ転送
データバッファ６に読み込む。転送元番地からの転送デ
ータの読み込みが終了すると、バスアクセス制御回路１
１は、信号線Ｔを介して転送先アドレス出力要求信号を
転送先アドレスポインタ１５に出力する。転送先アドレ
ス出力要求信号を受け取った転送先アドレスポインタ１
５は、信号線Ｄ''を介して転送先アドレスをアドレスバ
ス９に出力する。また、同時にバスアクセス制御回路１
１は、出力線Ｏ' を介して書き込みトリガ信号をＤＭＡ
転送データバッファ６に出力し、転送先番地に転送デー
タを書き込む。
【０００７】以上の動作によって１バイトのデータ転送
が終了すると、バスアクセス制御回路１１は信号線Ｐを
介してカウント信号を転送カウンタ１３に出力する。転
送カウンタ１３は信号線Ｒを介して転送ポインタ１２の
値をダウンカウントし、ダウンカウント後の転送ポイン
タ１２の値が「０」でなければバスアクセス制御回路１
１は次のＤＭＡ転送を行う。転送カウンタ１３は、転送
ポインタ値が「０」になったときに信号線Ｑを介して転
送データ終了信号をバスアクセス制御回路１１に出力
し、この信号を受け取ったバスアクセス制御回路１１は
ＤＭＡ転送を終了し、信号線Ｎを介してＤＭＡ転送終了
信号をバス使用権判定回路１０に出力する。バス使用権
判定回路１０はバス使用権をＤＭＡ転送回路１からＣＰ
Ｕ２に移行した後、出力線Ｋを介してＤＭＡ転送終了信
号をＣＰＵ２に対して出力し、これによりＣＰＵ２は動
作を再開する。
が終了すると、バスアクセス制御回路１１は信号線Ｐを
介してカウント信号を転送カウンタ１３に出力する。転
送カウンタ１３は信号線Ｒを介して転送ポインタ１２の
値をダウンカウントし、ダウンカウント後の転送ポイン
タ１２の値が「０」でなければバスアクセス制御回路１
１は次のＤＭＡ転送を行う。転送カウンタ１３は、転送
ポインタ値が「０」になったときに信号線Ｑを介して転
送データ終了信号をバスアクセス制御回路１１に出力
し、この信号を受け取ったバスアクセス制御回路１１は
ＤＭＡ転送を終了し、信号線Ｎを介してＤＭＡ転送終了
信号をバス使用権判定回路１０に出力する。バス使用権
判定回路１０はバス使用権をＤＭＡ転送回路１からＣＰ
Ｕ２に移行した後、出力線Ｋを介してＤＭＡ転送終了信
号をＣＰＵ２に対して出力し、これによりＣＰＵ２は動
作を再開する。
【０００８】以上説明したように従来のデータ転送制御
方式では、ＣＰＵの停止後にバス使用権をＣＰＵからＤ
ＭＡ転送回路に移行してからＤＭＡ転送を行い、ＤＭＡ
転送終了後にバス使用権をＤＭＡ転送回路からＣＰＵに
移行してＣＰＵの動作を再開していた。
方式では、ＣＰＵの停止後にバス使用権をＣＰＵからＤ
ＭＡ転送回路に移行してからＤＭＡ転送を行い、ＤＭＡ
転送終了後にバス使用権をＤＭＡ転送回路からＣＰＵに
移行してＣＰＵの動作を再開していた。
【０００９】
【発明が解決しようとする課題】従来のデータ転送制御
方式は以上のように構成され、ＣＰＵの動作状況あるい
は転送データ数に関係なく、バス使用権の優先順位が固
定（ＤＭＡ転送回路がＣＰＵより優先）であり、このた
めＤＭＡ転送中にはＣＰＵによる処理が行なうことがで
きず、データ処理システム全体として処理効率が低下す
ることもあるという問題点があった。
方式は以上のように構成され、ＣＰＵの動作状況あるい
は転送データ数に関係なく、バス使用権の優先順位が固
定（ＤＭＡ転送回路がＣＰＵより優先）であり、このた
めＤＭＡ転送中にはＣＰＵによる処理が行なうことがで
きず、データ処理システム全体として処理効率が低下す
ることもあるという問題点があった。
【００１０】この発明は上記のような問題点を解決する
ためになされたもので、ＣＰＵの動作状況あるいは転送
データ数によってＣＰＵと直接転送回路（ＤＭＡ転送回
路）とのバス使用権の優先順位を変えられるようにし、
データ処理システム全体として処理効率の向上を図れる
データ転送制御方式を提供することを目的とする。
ためになされたもので、ＣＰＵの動作状況あるいは転送
データ数によってＣＰＵと直接転送回路（ＤＭＡ転送回
路）とのバス使用権の優先順位を変えられるようにし、
データ処理システム全体として処理効率の向上を図れる
データ転送制御方式を提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１の発明に係るデ
ータ転送制御方式は、直接転送回路（ＤＭＡ転送回路
１）のデータ転送サイクルのバス使用権と、ＣＰＵ２の
命令実行サイクルのバス使用権とを、システムクロック
をカウントしたカウント値と外部端子あるいはソフトウ
ェアによって設定された設定値とを比較して得られる比
較結果に従って周期的なサイクル毎に切り替え、データ
転送制御を行なうものである。
ータ転送制御方式は、直接転送回路（ＤＭＡ転送回路
１）のデータ転送サイクルのバス使用権と、ＣＰＵ２の
命令実行サイクルのバス使用権とを、システムクロック
をカウントしたカウント値と外部端子あるいはソフトウ
ェアによって設定された設定値とを比較して得られる比
較結果に従って周期的なサイクル毎に切り替え、データ
転送制御を行なうものである。
【００１２】請求項２の発明に係るデータ転送制御方式
は、直接転送回路（ＤＭＡ転送回路１）の転送すべきデ
ータ数と外部端子あるいはソフトウェアによって設定さ
れた設定値とを比較し、転送すべきデータ数が設定値よ
り大きい場合、あるいは転送すべきデータ数が設定値よ
り小さい場合に、直接転送回路のデータ転送サイクルの
バス使用権を強制的に獲得し、直接転送回路によるデー
タ転送をＣＰＵ２よりも優先して行なうものである。
は、直接転送回路（ＤＭＡ転送回路１）の転送すべきデ
ータ数と外部端子あるいはソフトウェアによって設定さ
れた設定値とを比較し、転送すべきデータ数が設定値よ
り大きい場合、あるいは転送すべきデータ数が設定値よ
り小さい場合に、直接転送回路のデータ転送サイクルの
バス使用権を強制的に獲得し、直接転送回路によるデー
タ転送をＣＰＵ２よりも優先して行なうものである。
【００１３】
【作用】請求項１の発明において、カウント値と設定値
とが比較され、例えば両者が一致する毎に、直接転送回
路（ＤＭＡ転送回路１）のデータ転送サイクルのバス使
用権と、ＣＰＵ２の命令実行サイクルのバス使用権とが
切り替えられる。
とが比較され、例えば両者が一致する毎に、直接転送回
路（ＤＭＡ転送回路１）のデータ転送サイクルのバス使
用権と、ＣＰＵ２の命令実行サイクルのバス使用権とが
切り替えられる。
【００１４】請求項２の発明において、直接転送回路
（ＤＭＡ転送回路１）の転送すべきデータ数と設定値と
が比較され、データ数が設定値より大きい場合、あるい
は小さい場合、直接転送回路のデータ転送サイクルのバ
ス使用権が強制的に獲得され、直接転送回路によるデー
タ転送がＣＰＵ２よりも優先して行なわれる。
（ＤＭＡ転送回路１）の転送すべきデータ数と設定値と
が比較され、データ数が設定値より大きい場合、あるい
は小さい場合、直接転送回路のデータ転送サイクルのバ
ス使用権が強制的に獲得され、直接転送回路によるデー
タ転送がＣＰＵ２よりも優先して行なわれる。
【００１５】
実施例１．図１は請求項１の発明の一実施例によるＤＭ
Ａ転送回路の構成を示すブロック図である。図１におい
て、図５に示す構成要素に対応するものには同一の符号
を付し、その説明を省略する。なお、このＤＭＡ転送制
御回路を含むデータ処理システムの構成は図４に示す。
図１において、１６はＤＭＡ転送制御回路７に新たに設
けられたＤＭＡ転送タイマである。ＵはＤＭＡ転送停止
要求信号線、ＶはＤＭＡ転送停止信号線、ＷはＤＭＡ転
送タイマ１６のスタート信号線、ＸはＤＭＡ転送タイマ
１６のストップ信号線、Ｙはバス使用権をＤＭＡ転送回
路１からＣＰＵ２（図１参照）へ変更する要求信号線、
Ｚはバス使用権をＣＰＵ２からＤＭＡ転送回路１へ変更
する要求信号線である。
Ａ転送回路の構成を示すブロック図である。図１におい
て、図５に示す構成要素に対応するものには同一の符号
を付し、その説明を省略する。なお、このＤＭＡ転送制
御回路を含むデータ処理システムの構成は図４に示す。
図１において、１６はＤＭＡ転送制御回路７に新たに設
けられたＤＭＡ転送タイマである。ＵはＤＭＡ転送停止
要求信号線、ＶはＤＭＡ転送停止信号線、ＷはＤＭＡ転
送タイマ１６のスタート信号線、ＸはＤＭＡ転送タイマ
１６のストップ信号線、Ｙはバス使用権をＤＭＡ転送回
路１からＣＰＵ２（図１参照）へ変更する要求信号線、
Ｚはバス使用権をＣＰＵ２からＤＭＡ転送回路１へ変更
する要求信号線である。
【００１６】また、図２はＤＭＡ転送タイマ１６の構成
を示すブロック図である。図２において、１７はシステ
ムクロックをカウントするカウンタ、１８は一致回路、
１９は外部端子あるいはソフトウェアによって設定され
る設定値を格納するタイマレジスタ、２０はバス使用権
変更制御回路である。ａはシステムクロックの信号線、
ｂはカウンタ１７のカウント値、ｃはタイマレジスタ
値、ｄはバス使用権変更トリガ信号線である。なお、上
記構成要素の詳細については動作説明で述べる。
を示すブロック図である。図２において、１７はシステ
ムクロックをカウントするカウンタ、１８は一致回路、
１９は外部端子あるいはソフトウェアによって設定され
る設定値を格納するタイマレジスタ、２０はバス使用権
変更制御回路である。ａはシステムクロックの信号線、
ｂはカウンタ１７のカウント値、ｃはタイマレジスタ
値、ｄはバス使用権変更トリガ信号線である。なお、上
記構成要素の詳細については動作説明で述べる。
【００１７】次に、図１及び図４を用いて請求項１の発
明の一実施例によるＤＭＡ転送回路の動作について説明
を行う。信号線Ｊを介してＣＰＵ停止信号がバス使用権
判定回路１０に入力されると、バス使用権判定回路１０
はバス使用権をＣＰＵ２からＤＭＡ転送回路１に移し、
バスアクセス制御回路１１に信号線Ｍを介してＤＭＡ転
送開始信号を出力するとともに、信号線Ｗを介してＤＭ
Ａ転送タイマ１６にスタート信号を出力する。
明の一実施例によるＤＭＡ転送回路の動作について説明
を行う。信号線Ｊを介してＣＰＵ停止信号がバス使用権
判定回路１０に入力されると、バス使用権判定回路１０
はバス使用権をＣＰＵ２からＤＭＡ転送回路１に移し、
バスアクセス制御回路１１に信号線Ｍを介してＤＭＡ転
送開始信号を出力するとともに、信号線Ｗを介してＤＭ
Ａ転送タイマ１６にスタート信号を出力する。
【００１８】ここでＤＭＡ転送タイマの動作について図
２及び図４を用いて説明する。スタート信号がカウンタ
１７に入力されると、カウンタ１７は信号線ａを介して
入力されるシステムクロックをアップカウントし、その
カウント値ｂとタイマレジスタ１９のレジスタ値ｃが一
致回路１８に入力され、カウント値とレジスタ値が一致
したとき、信号線ｄを介してバス使用権変更トリガ信号
が出力されるとともに、カウンタ１７の値を初期化し、
アップカウントを再スタートする。現時点においてバス
使用権はＤＭＡ転送回路１にあるので、バス使用権変更
制御回路２０は信号線Ｙを介してＤＭＡ転送回路１から
ＣＰＵ２へのバス使用権変更要求信号をバス使用権判定
回路１０に出力する。
２及び図４を用いて説明する。スタート信号がカウンタ
１７に入力されると、カウンタ１７は信号線ａを介して
入力されるシステムクロックをアップカウントし、その
カウント値ｂとタイマレジスタ１９のレジスタ値ｃが一
致回路１８に入力され、カウント値とレジスタ値が一致
したとき、信号線ｄを介してバス使用権変更トリガ信号
が出力されるとともに、カウンタ１７の値を初期化し、
アップカウントを再スタートする。現時点においてバス
使用権はＤＭＡ転送回路１にあるので、バス使用権変更
制御回路２０は信号線Ｙを介してＤＭＡ転送回路１から
ＣＰＵ２へのバス使用権変更要求信号をバス使用権判定
回路１０に出力する。
【００１９】ＤＭＡ転送回路１からＣＰＵ２へのバス使
用権変更要求信号を受け取ったバス使用権判定回路１０
は、バスアクセス制御回路１１に対して信号線Ｕを介し
てＤＭＡ転送停止要求信号を出力する。バスアクセス制
御回路１１は従来例と同様な手段によってＤＭＡ転送を
行うが、信号線Ｑを介して転送データ終了信号が入力さ
れＤＭＡ転送を終了する場合以外は、１バイトのデータ
を転送するごとにＤＭＡ転送停止要求信号が入力されて
いないかを確認し、入力されていなければ次のデータ転
送を行う。もしＤＭＡ転送停止要求信号が入力されてい
ればＤＭＡ転送を一時停止し、信号線Ｖを介してＤＭＡ
転送停止信号をバス使用権判定回路１０に出力する。バ
ス使用権判定回路１０は、ＤＭＡ転送回路１からＣＰＵ
２へのバス使用権変更要求信号と、ＤＭＡ転送停止信号
とが入力された時点でバス使用権をＤＭＡ転送回路１か
らＣＰＵ２に移行した後、信号線Ｋを介してＤＭＡ転送
終了信号をＣＰＵ２に対して出力し、これによりＣＰＵ
２は動作を再開する。
用権変更要求信号を受け取ったバス使用権判定回路１０
は、バスアクセス制御回路１１に対して信号線Ｕを介し
てＤＭＡ転送停止要求信号を出力する。バスアクセス制
御回路１１は従来例と同様な手段によってＤＭＡ転送を
行うが、信号線Ｑを介して転送データ終了信号が入力さ
れＤＭＡ転送を終了する場合以外は、１バイトのデータ
を転送するごとにＤＭＡ転送停止要求信号が入力されて
いないかを確認し、入力されていなければ次のデータ転
送を行う。もしＤＭＡ転送停止要求信号が入力されてい
ればＤＭＡ転送を一時停止し、信号線Ｖを介してＤＭＡ
転送停止信号をバス使用権判定回路１０に出力する。バ
ス使用権判定回路１０は、ＤＭＡ転送回路１からＣＰＵ
２へのバス使用権変更要求信号と、ＤＭＡ転送停止信号
とが入力された時点でバス使用権をＤＭＡ転送回路１か
らＣＰＵ２に移行した後、信号線Ｋを介してＤＭＡ転送
終了信号をＣＰＵ２に対して出力し、これによりＣＰＵ
２は動作を再開する。
【００２０】ＤＭＡ転送は停止しているが、ＤＭＡ転送
タイマ１６の動作はストップしていないので、次にカウ
ント値とレジスタ値が一致したとき、信号線ｄを介して
バス使用権変更トリガ信号が出力される。現時点におい
てバス使用権はＣＰＵ２にあるので、バス使用権変更制
御回路２０は信号線Ｚを介してＣＰＵ２からＤＭＡ転送
回路１へのバス使用権変更要求信号をバス使用権判定回
路１０に出力する。ＣＰＵ２からＤＭＡ転送回路１への
バス使用権変更要求信号を受け取ったバス使用権判定回
路１０は、ＤＭＡ転送のスタート時と同様の手段によっ
てＣＰＵ２からＤＭＡ転送回路１にバス使用権を移し、
バスアクセス制御回路１１に信号線Ｍを介してＤＭＡ転
送開始信号を出力する。ＤＭＡ転送開始信号を受け取っ
たバスアクセス制御回路１１は、ＤＭＡ転送停止要求に
より停止した所から転送を再開する。
タイマ１６の動作はストップしていないので、次にカウ
ント値とレジスタ値が一致したとき、信号線ｄを介して
バス使用権変更トリガ信号が出力される。現時点におい
てバス使用権はＣＰＵ２にあるので、バス使用権変更制
御回路２０は信号線Ｚを介してＣＰＵ２からＤＭＡ転送
回路１へのバス使用権変更要求信号をバス使用権判定回
路１０に出力する。ＣＰＵ２からＤＭＡ転送回路１への
バス使用権変更要求信号を受け取ったバス使用権判定回
路１０は、ＤＭＡ転送のスタート時と同様の手段によっ
てＣＰＵ２からＤＭＡ転送回路１にバス使用権を移し、
バスアクセス制御回路１１に信号線Ｍを介してＤＭＡ転
送開始信号を出力する。ＤＭＡ転送開始信号を受け取っ
たバスアクセス制御回路１１は、ＤＭＡ転送停止要求に
より停止した所から転送を再開する。
【００２１】上記の動作を転送データ終了まで繰り返す
ことによってＣＰＵ２とＤＭＡ転送回路１のバス使用権
を切り替える。転送データ終了によってＤＭＡ転送を終
了するときには、バス使用権判定回路１０は従来のＤＭ
Ａ転送回路の動作に加え、ＤＭＡ転送タイマ１６に対し
て信号線Ｘを介してストップ信号を出力し、ＤＭＡ転送
タイマ１６の動作を停止する。
ことによってＣＰＵ２とＤＭＡ転送回路１のバス使用権
を切り替える。転送データ終了によってＤＭＡ転送を終
了するときには、バス使用権判定回路１０は従来のＤＭ
Ａ転送回路の動作に加え、ＤＭＡ転送タイマ１６に対し
て信号線Ｘを介してストップ信号を出力し、ＤＭＡ転送
タイマ１６の動作を停止する。
【００２２】以上のように本実施例によれば、ＣＰＵの
命令実行サイクルとＤＭＡ転送サイクルを、外部端子あ
るいはソフトウェアで設定したレジスタ値によってある
決められた周期的なサイクルごとに切り替えることがで
きる。
命令実行サイクルとＤＭＡ転送サイクルを、外部端子あ
るいはソフトウェアで設定したレジスタ値によってある
決められた周期的なサイクルごとに切り替えることがで
きる。
【００２３】なお、本実施例においては、ＣＰＵサイク
ルの時間を設定するレジスタと、ＤＭＡ転送サイクルの
時間を設定するレジスタに同一の物を使用した例につい
て述べたが、ＣＰＵサイクル設定用レジスタとＤＭＡ転
送サイクル設定用レジスタを別々に設ける事によって、
両者の実行時間を自由に設定する事もできる。
ルの時間を設定するレジスタと、ＤＭＡ転送サイクルの
時間を設定するレジスタに同一の物を使用した例につい
て述べたが、ＣＰＵサイクル設定用レジスタとＤＭＡ転
送サイクル設定用レジスタを別々に設ける事によって、
両者の実行時間を自由に設定する事もできる。
【００２４】実施例２．図３は請求項２の発明の一実施
例によるＤＭＡ転送回路の構成を示すブロック図であ
る。図３中、図１に示す構成要素と同一のものは同一符
号を付して説明を省略する。図３において、２１は大小
比較回路、２２は比較データレジスタである。ｅは転送
カウンタ１３のカウント値、ｆは比較データレジスタ
値、ｇはＤＭＡ転送優先信号線である。
例によるＤＭＡ転送回路の構成を示すブロック図であ
る。図３中、図１に示す構成要素と同一のものは同一符
号を付して説明を省略する。図３において、２１は大小
比較回路、２２は比較データレジスタである。ｅは転送
カウンタ１３のカウント値、ｆは比較データレジスタ
値、ｇはＤＭＡ転送優先信号線である。
【００２５】次に、図３を用いてこの請求項２の発明の
一実施例によるＤＭＡ転送回路の動作について説明を行
う。図１と比較して、図３において追加された回路及び
信号線以外については、実施例１と同様な動作を行う。
大小比較回路２１において、転送カウンタ１３のカウン
ト値ｅと、あらかじめ外部端子あるいはソフトウェアに
よって設定された比較データレジスタ２２の設定値ｆと
を比較し、転送カウンタ１３のカウント値（転送すべき
残りデータ数）が、比較データレジスタ２２の設定値よ
り小さくなった場合に、バス使用権判定回路１０に対し
て信号線ｇを介してＤＭＡ転送優先信号を出力する。Ｄ
ＭＡ転送優先信号を受け取ったバス使用権判定回路１０
は、ＤＭＡ転送タイマ１６から信号線Ｚを介して入力さ
れるＤＭＡ転送回路１からＣＰＵ２へのバス使用権変更
要求信号に関わらずバス使用権をＤＭＡ転送回路１に与
える。以上の動作により、ＤＭＡ転送データ数が外部端
子あるいはソフトウェアで設定された比較データレジス
タ２２の示すデータ数より少なくなった場合、ＤＭＡ転
送を優先させて転送を終了させる事ができる。
一実施例によるＤＭＡ転送回路の動作について説明を行
う。図１と比較して、図３において追加された回路及び
信号線以外については、実施例１と同様な動作を行う。
大小比較回路２１において、転送カウンタ１３のカウン
ト値ｅと、あらかじめ外部端子あるいはソフトウェアに
よって設定された比較データレジスタ２２の設定値ｆと
を比較し、転送カウンタ１３のカウント値（転送すべき
残りデータ数）が、比較データレジスタ２２の設定値よ
り小さくなった場合に、バス使用権判定回路１０に対し
て信号線ｇを介してＤＭＡ転送優先信号を出力する。Ｄ
ＭＡ転送優先信号を受け取ったバス使用権判定回路１０
は、ＤＭＡ転送タイマ１６から信号線Ｚを介して入力さ
れるＤＭＡ転送回路１からＣＰＵ２へのバス使用権変更
要求信号に関わらずバス使用権をＤＭＡ転送回路１に与
える。以上の動作により、ＤＭＡ転送データ数が外部端
子あるいはソフトウェアで設定された比較データレジス
タ２２の示すデータ数より少なくなった場合、ＤＭＡ転
送を優先させて転送を終了させる事ができる。
【００２６】なお、本実施例においては、ＤＭＡ転送デ
ータ数が一定より少なくなった場合にＤＭＡ転送を優先
させる例について説明を行ったが、同様の回路構成で大
小比較回路２１の機能を若干変更する（転送カウンタ１
３のカウント値が、比較データレジスタ２２の設定値よ
り大きい場合にＤＭＡ転送優先信号を出力する）事によ
って、ＤＭＡ転送データ数が外部端子あるいはソフトウ
ェアで設定された比較データレジスタ２２の示すデータ
数より多い場合に、ＤＭＡ転送を優先させて行う回路を
得る事ができる。
ータ数が一定より少なくなった場合にＤＭＡ転送を優先
させる例について説明を行ったが、同様の回路構成で大
小比較回路２１の機能を若干変更する（転送カウンタ１
３のカウント値が、比較データレジスタ２２の設定値よ
り大きい場合にＤＭＡ転送優先信号を出力する）事によ
って、ＤＭＡ転送データ数が外部端子あるいはソフトウ
ェアで設定された比較データレジスタ２２の示すデータ
数より多い場合に、ＤＭＡ転送を優先させて行う回路を
得る事ができる。
【００２７】以上のように本実施例によれば、ＤＭＡ転
送すべきデータの量によってＤＭＡ転送サイクルをＣＰ
Ｕ命令実行サイクルよりも優先させて行うことができ
る。
送すべきデータの量によってＤＭＡ転送サイクルをＣＰ
Ｕ命令実行サイクルよりも優先させて行うことができ
る。
【００２８】
【発明の効果】以上のように請求項１の発明によれば、
直接転送回路のデータ転送サイクルのバス使用権と、中
央処理装置の命令実行サイクルのバス使用権とを、シス
テムクロックをカウントしたカウント値と外部端子ある
いはソフトウェアによって設定された設定値とを比較し
て得られる比較結果に従って周期的なサイクル毎に切り
替え、データ転送制御を行うようにしたので、直接転送
回路と中央処理装置とのバス使用権の優先順位を変える
ことができ、これによりデータ処理システム全体として
処理効率の向上を図れるという効果が得られる。
直接転送回路のデータ転送サイクルのバス使用権と、中
央処理装置の命令実行サイクルのバス使用権とを、シス
テムクロックをカウントしたカウント値と外部端子ある
いはソフトウェアによって設定された設定値とを比較し
て得られる比較結果に従って周期的なサイクル毎に切り
替え、データ転送制御を行うようにしたので、直接転送
回路と中央処理装置とのバス使用権の優先順位を変える
ことができ、これによりデータ処理システム全体として
処理効率の向上を図れるという効果が得られる。
【００２９】また、請求項２の発明によれば、直接転送
回路の転送すべきデータ数と外部端子あるいはソフトウ
ェアによって設定された設定値とを比較し、転送すべき
データ数が設定値より大きい場合、あるいは転送すべき
データ数が設定値より小さい場合に、直接転送回路のデ
ータ転送サイクルのバス使用権を強制的に獲得し、直接
転送回路によるデータ転送を中央処理装置よりも優先し
て行なうようにしたので、直接転送すべき残りデータ数
が少ない時に直接転送を優先させることや、あるいは直
接転送すべきデータ量がある一定量以下になるまで直接
転送を優先的に行うことが簡単にでき、したがってデー
タ処理システム全体として処理効率の向上を図れるとい
う効果が得られる。
回路の転送すべきデータ数と外部端子あるいはソフトウ
ェアによって設定された設定値とを比較し、転送すべき
データ数が設定値より大きい場合、あるいは転送すべき
データ数が設定値より小さい場合に、直接転送回路のデ
ータ転送サイクルのバス使用権を強制的に獲得し、直接
転送回路によるデータ転送を中央処理装置よりも優先し
て行なうようにしたので、直接転送すべき残りデータ数
が少ない時に直接転送を優先させることや、あるいは直
接転送すべきデータ量がある一定量以下になるまで直接
転送を優先的に行うことが簡単にでき、したがってデー
タ処理システム全体として処理効率の向上を図れるとい
う効果が得られる。
【図１】請求項１の発明の一実施例によるＤＭＡ転送回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図２】請求項１の発明の一実施例によるＤＭＡ転送タ
イマの構成を示すブロック図である。
イマの構成を示すブロック図である。
【図３】請求項２の発明の一実施例によるＤＭＡ転送回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図４】データ処理システムの構成を示すブロック図で
ある。
ある。
【図５】従来のＤＭＡ転送回路の構成を示すブロック図
である。
である。
１ ＤＭＡ転送回路（直接転送回路） ２ ＣＰＵ（中央処理装置） ３ メモリ ４ 周辺機能回路 ５ ＤＭＡ転送要求受付回路 ６ ＤＭＡ転送データバッファ ７ ＤＭＡ転送制御回路 ８ データバス ９ アドレスバス １０ バス使用権判定回路 １１ バスアクセス制御回路 １２ 転送ポインタ １３ 転送カウンタ １４ 転送元アドレスポインタ １５ 転送先アドレスポインタ １６ ＤＭＡ転送タイマ １７ カウンタ １８ 一致回路 １９ タイマレジスタ ２０ バス使用権変更制御回路 ２１ 大小比較回路 ２２ 比較データレジスタ
【手続補正書】
【提出日】平成４年９月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】ここでＤＭＡ転送タイマの動作について図
１及び図２を用いて説明する。スタート信号がカウンタ
１７に入力されると、カウンタ１７は信号線ａを介して
入力されるシステムクロックをアップカウントし、その
カウント値ｂとタイマレジスタ１９のレジスタ値ｃが一
致回路１８に入力され、カウント値とレジスタ値が一致
したとき、信号線ｄを介してバス使用権変更トリガ信号
が出力されるとともに、カウンタ１７の値を初期化し、
アップカウントを再スタートする。現時点においてバス
使用権はＤＭＡ転送回路１にあるので、バス使用権変更
制御回路２０は信号線Ｙを介してＤＭＡ転送回路１から
ＣＰＵ２へのバス使用権変更要求信号をバス使用権判定
回路１０に出力する。
１及び図２を用いて説明する。スタート信号がカウンタ
１７に入力されると、カウンタ１７は信号線ａを介して
入力されるシステムクロックをアップカウントし、その
カウント値ｂとタイマレジスタ１９のレジスタ値ｃが一
致回路１８に入力され、カウント値とレジスタ値が一致
したとき、信号線ｄを介してバス使用権変更トリガ信号
が出力されるとともに、カウンタ１７の値を初期化し、
アップカウントを再スタートする。現時点においてバス
使用権はＤＭＡ転送回路１にあるので、バス使用権変更
制御回路２０は信号線Ｙを介してＤＭＡ転送回路１から
ＣＰＵ２へのバス使用権変更要求信号をバス使用権判定
回路１０に出力する。
Claims (2)
- 【請求項１】 データ処理を行なうための演算及び制御
を行なう中央処理装置と、データ処理に必要なデータを
記憶するメモリと、データ処理に対する特殊な機能を有
する周辺機能回路と、上記中央処理装置と上記メモリと
周辺機能回路等を接続するデータバスと、このデータバ
スのバス使用権を獲得し転送元のメモリあるいは周辺機
能回路から上記データバスを介して転送先の周辺機能回
路あるいはメモリへ上記中央処理装置によらず直接にデ
ータ転送を行なう直接転送回路を備えたデータ処理シス
テムにおいて、上記直接転送回路のデータ転送サイクル
のバス使用権と、上記中央処理装置の命令実行サイクル
のバス使用権とを、システムクロックをカウントしたカ
ウント値と外部端子あるいはソフトウェアによって設定
された設定値とを比較して得られる比較結果に従って周
期的なサイクル毎に切り替え、データ転送制御を行なう
ことを特徴とするデータ転送制御方式。 - 【請求項２】 データ処理を行なうための演算及び制御
を行なう中央処理装置と、データ処理に必要なデータを
記憶するメモリと、データ処理に対する特殊な機能を有
する周辺機能回路と、上記中央処理装置と上記メモリと
周辺機能回路等を接続するデータバスと、このデータバ
スのバス使用権を獲得し転送元のメモリあるいは周辺機
能回路から上記データバスを介して転送先の周辺機能回
路あるいはメモリへ上記中央処理装置によらず直接にデ
ータ転送を行なう直接転送回路を備えたデータ処理シス
テムにおいて、上記直接転送回路の転送すべきデータ数
と外部端子あるいはソフトウェアによって設定された設
定値とを比較し、転送すべきデータ数が設定値より大き
い場合、あるいは転送すべきデータ数が設定値より小さ
い場合に、上記直接転送回路のデータ転送サイクルのバ
ス使用権を強制的に獲得し、上記直接転送回路によるデ
ータ転送を上記中央処理装置よりも優先して行なうこと
を特徴とするデータ転送制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084517A JPH05250305A (ja) | 1992-03-06 | 1992-03-06 | データ転送制御方式 |
| US08/013,450 US5535362A (en) | 1992-03-06 | 1993-02-04 | Data transfer control apparatus wherein a time value is compared to a clocked timer value with a comparison of the values causing the transfer of bus use right |
| DE4305851A DE4305851C2 (de) | 1992-03-06 | 1993-02-25 | Datentransfer-Steuersystem |
| US08/557,987 US5630172A (en) | 1992-03-06 | 1995-11-13 | Data transfer control apparatus wherein an externally set value is compared to a transfer count with a comparison of the count values causing a transfer of bus use right |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084517A JPH05250305A (ja) | 1992-03-06 | 1992-03-06 | データ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250305A true JPH05250305A (ja) | 1993-09-28 |
Family
ID=13832830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4084517A Pending JPH05250305A (ja) | 1992-03-06 | 1992-03-06 | データ転送制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5535362A (ja) |
| JP (1) | JPH05250305A (ja) |
| DE (1) | DE4305851C2 (ja) |
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- 1992-03-06 JP JP4084517A patent/JPH05250305A/ja active Pending
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1993
- 1993-02-04 US US08/013,450 patent/US5535362A/en not_active Expired - Fee Related
- 1993-02-25 DE DE4305851A patent/DE4305851C2/de not_active Expired - Fee Related
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1995
- 1995-11-13 US US08/557,987 patent/US5630172A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7305499B2 (en) | 2003-08-01 | 2007-12-04 | Matsushita Electric Industrial Co., Ltd. | DMA controller for controlling and measuring the bus occupation time value for a plurality of DMA transfers |
Also Published As
| Publication number | Publication date |
|---|---|
| US5630172A (en) | 1997-05-13 |
| DE4305851A1 (en) | 1993-09-09 |
| US5535362A (en) | 1996-07-09 |
| DE4305851C2 (de) | 1997-03-20 |
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