JPH0336654A - Ｄｍａ転送方式、および、シングルチッププロセッサユニット - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マイクロプロセッシングユニット（中央処理
装置、本明細書中、ＭＰＵと略記する）と、ダイレクト
メモリアクセスデータ転送（本明細書中、ＤＭＡ転送と
略記する）を制御するダイレクトメモリアクセスコント
ローラ（本明細書中、ＤＭＡＣと略記する）とを、内蔵
するシングルチッププロセッサユニット（本明細書中、
シングルチップＰＵと略記する）における、シングルア
ドレスモードのＤＭＡ転送に関するものである。

［従来の技術］ 従来のＤＭＡＣは、メモリにのみアドレスを与えて行う
、メモリと、アドレスを必要としないＩ１０デバイス間
のＤＭＡ転送（本明細書中、単にシングルアドレスモー
ド転送と言う）においても、あらかじめメモリに、転送
に必要な転送情報を記憶し、転送時にその転送情報をメ
モリより銃み出しておこなうアレイチエイン転送やリン
クアレイチエイン転送等においては、ＤＭＡＣがデータ
バスを制御し、メモリより転送情報を読み込んだ後。

シングルアドレスモード転送を行っていた。

［発明が解決しようとする課Ｍｌ 上記従来技術のＤＭＡＣでは、シングルアドレスモード
転送においては、データのラッチ等のデータバス系のハ
ードウェアが、本来不必要にもかかわらずリンクアレイ
チエイン転送等を行なう場合、転送情報をメモリより読
み出さねばならないため、データバス系のハードウェア
を備えていた。

したがってシングルチップＰＵとして、ＭＰＵとＤＭＡ
Ｃをワンチップ化する場合には、ＭＰＵのデータバス系
ハードウェアとＤＭＡＣのデータバス系ハードウェアが
機能重複して存在する事となり、ハードウェア量が増大
するという問題があった・ 本発明の目的は、ＭＰＵとＤＭＡＣをワンチップ化した
シングルチップＰＵのハードウェア量を削減する事にあ
る。

［課題を解決するための手段］ 本発明は、前記目的を達成するために、転送の要求が発
生した場合に、ＤＭＡコントローラが。

中央処理装置に対し転送に必要な情報を要求し、前記要
求を受けた場合に、中央処理装置が、メモリより転送に
必要な情報を読み取りＤＭＡコントローラに設定するこ
とを特徴とするシングルアドレスモード転送方式を提供
する。

また１本発明は、前記目的を達成するために。

転送の要求が発生した場合に、中央処理装置に対し転送
に必要な情報を要求する手段を有するＤＭＡコントロー
ラと。

前記要求を受けた場合に、メモリより転送に必要な情報
を読み取りＤＭＡコントローラに設定する機能を有する
中央処理装置と。

を有することを特徴とするシングルチップＰＵを提供す
る。

また、さらに、本発明は、前記目的達成のために、転送
の要求が発生した場合に、中央処理装置に対し転送に必
要な情報を要求する手段に加え。

前記要求を発したチャネルの識別コードを格納する手段
を有するＤＭＡコントローラと。

前記要求を受けた場合に、前記チャネルの識別コードを
格納する手段を参照し、メモリより転送に必要な情報を
読み取り、ＤＭＡコントローラの前記要求を発したチャ
ネルの処理部に設定する機能を有する中央処理装置と、 を有することを特徴とするシングルチップＰＵを提供す
る。

また１本発明は、１の内部バスで、相互に接続された、
マイクロプロセッシングユニットとＤＭＡコントローラ
とメモリマネージメントユニットとを備え、 前記メモリマネージメントユニットと外部バスとのイン
ターフェースを整合する１のバスインタフェースユニッ
トを備えたことを特徴とするシングルチップＰＵをも提
供する。

［作用］ シングルアドレスモードのＤＭＡ転送、たとえば、リン
クアレイチエイン転送等において、データバス系の制御
が必要な動作は、メモリ上のテーブルの読み込みと、読
み込んだデータの該当するＤＭＡＣ部分のレジスタへの
設定である。

この動作をチエイン動作と呼ぶ、ＤＭＡＣ部分は、チエ
イン動作を行なう必要が生じたタイミングでＭＰＵ部分
に割込み要求を出す。

割込みを受けるとＭＰＵのマイクロプログラムは、決め
られたアドレスに実行を移される。このアドレスからの
マイクロプログラムは、チエイン動作の処理を行なうよ
うに記述されている。

ＭＰＵ部分は該プログラムに従い、ＤＭＡ部分のレジス
タを参照し、該当するＤＭＡチャネルのチエイン動作を
行なう。

チエイン動作を受けたＤＭＡＣは、その後、メモリマネ
ージメントユニットを介し、シングルアドレスモード転
送を行う。

このように、チエイン動作すべきＤＭＡチャネル情報を
保持するレジスタと、ＤＭＡＣからＭＰＵへの割込み要
求信号により、ＭＰＵのマイクロプログラムがチエイン
動作を行なう事により、ＤＭＡＣ部分はデータバス系の
ハードウェアを持たずに、シングルアドレスモード転送
のリンクアレイチエイン転送を行なうことが可能となる
。

したがって、シングルチップＰＵのサイズを小型化でき
る。または、他の機能を盛り込める等。

システムの高集積化が可能となる効果がある。

また、マイクロプログラムの変更により、リンクアレイ
チエイン動作を変えられるので自由度の大きいリンクア
レイチエイン動作を実現できる効果がある。

［実施例］ 以下、本発明の一実施例を、ＤＭＡＣがＤＭＡチャネル
Ｏ”　ｎのｎチャネルをコントロールする場合の、リン
クアレイチエイン転送を例にとり。

第１図から第５図を参照して説明する。

第１４図は１本発明の一実施例に係るＤＭＡ転送を行う
システムの構成を示すブロック図である。

図中、ｉはシングルチップＰＵ、２はシングルチップＰ
ＵＩの一構成部分であるＭＰＵ、３はＭＰ　ｔＪ　２と
同様シングルチップＰＵＩの一構成部分であるＤＭＡＣ
１４はメモリマネージメントユニット（ＭＭＵ）、５は
バスインタフェースユニット、６はシングルチップＰＵ
Ｉの内部バス、７はバス、８はメモリとのＤ　Ｍ　Ａ転
送を行なうＩ１０装置、９はメモリ、１０はＤＭＡリク
エスト信号、１１はＤＭＡアクノリッジ信号、１２はチ
ヱイン要求信号である。

第２図に実施例に係るＤＭＡＣの構成を示す。

図中、３０１．３０２〜．３０ｎは各チャネル毎にＤＭ
Ａ転送を行うチャネル処理部、３１はチャネル間の制御
を行うチャネル制御部である。

第３図にＤＭＡＣ５のレジスタの構成を示す。

図中、１３はチャネルごとにＤＭＡの転送モード季ｐ設
定を行なうコントロールレジスタ、１４・　） は転送するメモリの先頭アドレスを設定するＤＭＡアド
レスレジスタ、１５はＤＭＡ転送の語数（このＤＭＡ転
送の単位をブロックと呼ぶ）を設定する転送カウント数
レジスタ、１６はチエイン動作時に前記各レジスタに設
定すべきデータを格納しているメモリ上の転送情報テー
ブルの先頭アドレスを格納するテーブルアドレスレジス
タである。

以上のレジスタは、各チャネル処理部に対応して存在す
るのに対し、１７はＤＭＡＣ５にただ一つチャネル制御
部３１に対応して設けられ、チエイン動作を行なうべき
チャネルを示すチエステータスレジスタである。

コントロールレジスタ１３．ＤＭＡアドレスレジスタ１
４転送カウント数レジスタ１５及びテーブルアドレスレ
ジスタ１６は従来のＤＭＡＣにも存在するレジスタ類で
あるが、チエインステータスレジスタ１７は本発明にお
いて設けられたものである。

第５図に、ＤＭＡＣにおけるチャネル制御部の図中、３
１００〜３１０ｎはセットリセットフリップフロップ（
以下ＳＲＦ／Ｆと略す）、３１１はプライオリティ判定
回路、３１２はエンコーダ。

３１３はＳ　ＲＦ／Ｆ３１０　ｎを選択的にリセットす
るリセット制御回路、３１４はセット制御回路。

３１５はエンコーダ３１２の出力を内部バス６に選択的
に出力する読み出し制御回路である。

なお、前記チエインステータスレジスタミツは、読み出
し制御回路３１５に設けられている。

ここで１本実施例との対比のため、従来の、リンクアレ
イチエイン転送の動作の概略を説明する。

リンクアレイ転送においては、あらかじめメモリに転送
情報として、転送するデータのメモリ上の先頭アドレス
、１度はＤＭＡ転送で転送するブロックの語数、次の転
送情報を格納しているテーブルの先頭アドレス、が１つ
の転送情報テーブルとして記憶されている。

従来は、リンクアレイ転送を行う場合、まず。

ＣＰＵが、ＤＭＡＣの、コントロールレジスタ１３＆ｅ
−転送モードを、テーブルアドレスレジスタ１６にメモ
リ上の転送情報テーブルの先頭アドレスを格納する。

その後、ＤＭＡＣは、テーブルアドレスレジスタ１６に
格納されたメモリ上の転送情報テーブルの先頭アドレス
から、順にデータを読み取り、１階のブロックの転送の
語数を転送カウント数レジスタ１５に、そのブロックの
転送を行うメモリの先頭アドレスをＤＭＡアドレスレジ
スタ１４に、次の転送情報を格納しているテーブルの先
頭アドレスをテーブルアドレスレジスタ１６に設定し、
そして、設定されたメモリの先頭アドレスより設定され
た転送語数、すなわちｌブロックのシングルアドレスモ
ード転送を行なう。

１ブロツクの転送が終了すると、テーブルアドレスレジ
スタ１６に格納されている次の転送情報を格納している
テーブルの先頭アドレスから１次の転送情報を読み取り
１次のブロックのシングルアドレスモード転送を行う。

以上、従来の動作で説明したように、シングルアドレス
モード転送だけを行うＤＭＡＣでも、リンクアレイチエ
イン転送を行なうためには、メモリより転送情報データ
を読み込まねばならず、したがって、データバス系の制
御部が必要であった。

なお、本発明におけるアドレスモードは、ｌ１０９ｆ１
８がアドレスを持たずＤＭＡアクノリッジ信号１１のみ
によって選択されるシングルアドレスモード転送に限定
される。

次に１本発明に係るリンクアレイ転送の１実施例の動作
を説明する。

まず、シングルアドレスモード転送を開始する場合、Ｃ
ＰＵは、従来と同じように、ＤＭＡＣの、コントロール
レジスタ１３に転送モードを、テーブルアドレスレジス
タ１６にメモリ上の第１のブロックの転送情報テーブル
の先頭アドレスを格納する。

以下１本実施例に係るＤＭＡＣにおけるチャネル処理部
の処理を説明する。

第４図に１本実施例に係るＤＭＡＣにおけるチャネル処
理部の処理の流れを示す。

ルレジスタ１３に設定されると、１ブロツクのシングル
アドレスモード転送を開始しくステップ４０）Ｌ、ＤＭ
Ａアドレスレジスタ１４に格納されたそのブロックの転
送を行うメモリの先頭アドレスから、転送カウント数レ
ジスタ１５に格納された１回のブロックの転送の語数（
ステップ４２〉シングルアドレスモード転送を実行する
（ステップ４１）。

１ブロツクの語数の転送が終了すると、転送すべきブロ
ックをすべて転送し終えたか否か、または、新たなリン
クアレイ転送の要求の有無を判定しくステップ４３）、
転送すべきブロックをすべて転送し終え、かつ、新たな
リンクアレイ転送の要求が無ければ１通常のシングルア
ドレスモード転送を終了する（ステップ４５）、他の場
合には。

チャネル制御部に対してチエイン要求を行う（ステップ
４４）。

この、転送すべきブロックをすべて転送し終えたかの判
定（ステップ４３）は、テーブルアドレスレジスタ１６
に設定された次の転送情報を格納しているテーブルの先
頭アドレスの値がゼロであるかの判定、または、コント
ロールレジスタ上３に設定された転送モードが、もはや
リンクアレイチエイン方式のシングルアドレスモード転
送を指示していないかの判定等により行う。

シングルアドレスモード転送開始後の第１回目のチャネ
ル処理部３０ｎの処理は、未だ転送カウント数レジスタ
１５、ＤＭＡアドレスレジスタ１４が設定されていない
ので、結局、転送を行わずに、チャネル制御部に対して
チエイン要求を行う（ステップ４４）のみとなる。

チエイン要求を受けたチャネル制御部３１の動作を、以
下に説明する。

Ｓ　ＲＦ／Ｆ３１０　ｎは、チャネル対応に設けられ、
チエイン要求のあった場合、セット制御回路３１４によ
り、そのチャネルに対応するＳＲＦ／Ｆ３１０ｎがセッ
トされる。

Ｓ　ＲＦ／Ｆ３１０　ｎの出力はチャネル数分すべての
論理和を取り、チエイン要求信号１２としてＭつでもチ
エイン要求が発生するとＭＰＵ２へ割込みが発生する。

また、各チャネルのチエイン要求には必要に応じて優先
順位がつけられており、複数のチエイン要求が重複して
発生した場合には、プライオリティ判定回路３１１によ
り、最も優先順位の高いチエイン要求を発したチャネル
が選ばれ、エンコーダ３１２でコード化され、内部バス
６を通じてチエインステータスレジスタ１７としてＭＰ
Ｕ２に読み出される。

これでｌＭＰＵ２は、最も優先順位の高いチャネルのコ
ードを知る事ができる。

また、必ずしも最も優先順位の高いチエイン要求を発し
たチャネルは、エンコーダ３１２によりコード化する必
要はないが、テーブルアドレスレジスタ１６のアドレス
を、チャネルに従って適切に配置しておけば、チャネル
コードからのアドレス生成が容易にできるので、チエイ
ン動作のマイクロプログラムの実行速度を上げる事が可
能である。

チエイン動作の終了したチャネルに対応したＳＲＦ／Ｆ
３１０　ｎは、リセット制御回路３１３により選択的に
リセットされる。

以下、チャネル要求信号により、割込みを受けたＭＰＵ
の動作を説明する。

第６図に、ＭＰＵの処理の流れを示す。

このマイクロプログラムでは、チャネル要求信号により
割込みを受けると（ステップ６０）、まず、チエインス
テータスレジスタ１７を読み（ステップ６１）、チエイ
ン要求を発したチャネルを知る。そして、そのチャネル
のテーブルアドレスレジスタ１６のアドレスを生成しく
ステップ６２）、テーブルアドレスレジスタ１６の内容
を読み出す（ステップ６３）。

次に、テーブルアドレスレジスタ１６の示すメモリ上の
転送情報テーブルから、順にデータを読み取り（ステッ
プ６４．６５）、１回のブロックの転送の語数を転送カ
ウント数レジスタ１５に、そのブロックの転送を行うメ
モリの先頭アドレスの転送情報を格納しているテーブル
の先頭アドレスをテーブルアドレスレジスタ１６に設定
し、また、必要に応じて転送モードの、変更または転送
の終了をコントロールレジスタ１３に設定する（ステッ
プ６６）。

終了したら（ステップ６７で判定）、ＤＭＡＣのチャネ
ル制御部のチエイン要求を発したチャネルに対応するＳ
ＲＦ／Ｆ３１０　ｎ　（第６図参照）を。

リセット制御回路を通じてリセットする。

次に、チエイン要求の有無のテス！・ノを行ない（ステ
ップ６９）、他のチエイン要求がある場合には、そのチ
ャネルのチエイン処理を行うために。

チエインステータスレジスタ１７を読み込み処理（ステ
ップ６１）にもどる、他の場合には、割り込みをかけら
れる前のマイクロプログラムに戻る（ステップ７０）。

以上のＭＰＵの処理により、レジスタの設定が行われた
ＤＭＡＣのチャネル処理部３０ｎは、前記した処理を行
う。

以上の処理で、リンクアレイ方式のシングルアドレスモ
ード転送が実現できる。

なお１以上のＭＰＵの処理において、ＳＲＦ／Ｆ３１０
ｎのリセットは、ＤＭＡアドレスレジスタ等の設定と同
じアドレスに割りつけて、レジスタの設定と同時に行な
う事も可能である。

なお１本実施例においては、ＤＭＡＣが複数のチャネル
を有する場合について説明したが、ＤＭＡＣが１つのチ
ャネルのみを有する場合も同様に実現できる。この場合
には、ＤＭＡＣのチャネル制御部３１およびチエインス
テータスレジスタ１７は不要となる。

また本実施例においては、リンクアレイ転送について説
明したが、他の、あらかじめメモリに。

転送に必要な転送情報を記憶し、転送特にその転送情報
をメモリより読み出しておこなうシングルアドレスモー
ド転送も、同様に実現できる。

〔発明の効果〕

本発明によれば、シングルチップＰＵに内蔵するシング
ルアドレスモードのＤＭＡコントローラ）おいて、リン
クアレイチエイン転送等の機能を有する場合にもデータ
バス系のハードウェアが必要ないため、シングルチップ
ＰｔＪのハードウェア量を小さくできる。

また、マイクロプログラムの変更により、リンクアレイ
チエイン動作を変えられるので自由度の大きいリンクア
レイチエイン動作を実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のシングルアドレスモード転
送を行うシステムの構成を示すブロック図、第２１ｉ４
はＤＭＡＣの構成を示すブロック図。 第３図はＤＭＡＣのレジスタの構成を示す説明図。 第４図はＤＭＡＣのチャネル処理部の動作を示すフロー
チャート、第５図はＤＭＡＣのチャネル制御部の構成を
示すブロック図、第６図はＭＰＵのマイクロプログラム
の処理を示すフローチャートである。 １・・・シングルチップＰＵ、２・・・ＭＰＵ、３・・
・ＤＭＡＣ，４・・・ＭＭＵ。 ５・・・バスＩ／Ｆユニット、６・・・内部バス、７・
・・バス、８・・・Ｉ１０装置、９・・・メモリ、１０
・・・ＤＭＡリクエスト信号。 １１・・・ＤＭＡアクノリッジ信号。 １２・・・チエイン要求信号、 ３０ｎ、チャネル処理部。 ３１０ｎ、チャネル制御部。

Claims (1)

1. 【特許請求の範囲】 １、あらかじめメモリに、転送に必要な転送情報を記憶
   し、転送時に該転送情報をメモリより読み出して行うシ
   ングルアドレスモードのＤＭＡ転送の方式であって、転
   送の要求が発生した場合に、ＤＭＡコントローラは、中
   央処理装置に対し転送に必要な情報を要求し、中央処理
   装置は、前記要求を受けた場合に、メモリより転送に必
   要な情報を読み取りＤＭＡコントローラに設定すること
   を特徴とするＤＭＡ転送方式。 ２、シングルアドレスモードのＤＭＡ転送を行うＤＭＡ
   コントローラと、中央処理装置とを内蔵するシングルチ
   ッププロセッサユニットであって、 ＤＭＡコントローラは、転送の要求が発生した場合に、
   中央処理装置に対し転送に必要な情報を要求する手段を
   有し、 中央処理装置は、前記要求を受けた場合に、メモリより
   転送な必要な情報を読み取り、該情報をＤＭＡコントロ
   ーラに設定する機能を有することを特徴とするシングル
   チッププロセッサユニット。 ３、複数チャネルのシングルアドレスモードのＤＭＡ転
   送を行うＤＭＡコントローラと、中央処理装置とを内蔵
   するシングルチッププロセッサユニットであって、 ＤＭＡコントローラは、転送の要求が発生した場合に、
   中央処理装置に対し転送に必要な情報を要求する手段と
   、前記要求を発したチャネルの識別コードを格納する手
   段と、を有し、中央処理装置は、前記要求を受けた場合
   に、前記チャネルの識別コードを格納する手段を参照し
   、メモリより転送に必要な情報を読み取り、該情報をＤ
   ＭＡコントローラの前記要求を発したチャネルの処理部
   に設定する機能を有することを特徴とするシングルチッ
   ププロセッサユニット。 ４、１の内部バスで、相互に接続されたマイクロプロセ
   ッシングユニットと、ＤＭＡコントローラと、メモリマ
   ネージメントユニットとを有し、前記メモリマネージメ
   ントユニットと外部バスとのインターフェース整合を行
   う１のバスインターフェースユニットを有することを特
   徴とするシングルチッププロセッサユニット。