JPH06103464B2 - 割込信号制御方式 - Google Patents
割込信号制御方式Info
- Publication number
- JPH06103464B2 JPH06103464B2 JP60167513A JP16751385A JPH06103464B2 JP H06103464 B2 JPH06103464 B2 JP H06103464B2 JP 60167513 A JP60167513 A JP 60167513A JP 16751385 A JP16751385 A JP 16751385A JP H06103464 B2 JPH06103464 B2 JP H06103464B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- output
- signal
- interrupt signal
- control device
- Prior art date
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Description
【発明の詳細な説明】 ［発明の技術分野〕 この発明は、割込信号が１本の信号線を介して与えられ
る制御装置（例えば、マイクロプロセッサ等）に好適な
割込信号制御方式の改良に関する。
る制御装置（例えば、マイクロプロセッサ等）に好適な
割込信号制御方式の改良に関する。
［発明の技術的背景とその問題点］ 従来、制御装置に対して非同期的に処理要求を発生する
複数の装置の処理要求を受付ける方式としては、ポーリ
ング方式や割込方式が知られている。
複数の装置の処理要求を受付ける方式としては、ポーリ
ング方式や割込方式が知られている。
ポーリング方式は、制御装置が各装置に対し処理要求が
ないか否かを順次に問合せる方式である。このポーリン
グ方式によると、処理要求があると否とにかかわらず、
必ず全装置に順次に問合せをしなければならならず、無
駄な問合せが多く生じ易いという欠点があった。
ないか否かを順次に問合せる方式である。このポーリン
グ方式によると、処理要求があると否とにかかわらず、
必ず全装置に順次に問合せをしなければならならず、無
駄な問合せが多く生じ易いという欠点があった。
第４図乃至第６図を参照して割込方式を説明する。第４
図のように、処理要求のために割込要求信号を発生する
装置から入力端子11〜1nを介してラッチ回路２に割込要
求信号が与えられラッチされるとともに、オアゲート３
及びインバータ４を介して割込信号INTが制御装置５へ
送られる。ラッチ回路２の出力は、ステータスバスイン
タフェース部６へ与えられる。制御装置５は割込信号IN
Tがアクティブ（インバータ４の出力がロウからインア
クティブとなるタイミングでバス７を介してステータス
バスインタフェース部６から処理要求がある装置がどれ
であるかを示すステータスを読出し、このときステータ
スリード線８を介してステータスバスインタフェース部
６及びリセット回路９へリード信号を出力することによ
り、ラッチ回路２をリセットする。
図のように、処理要求のために割込要求信号を発生する
装置から入力端子11〜1nを介してラッチ回路２に割込要
求信号が与えられラッチされるとともに、オアゲート３
及びインバータ４を介して割込信号INTが制御装置５へ
送られる。ラッチ回路２の出力は、ステータスバスイン
タフェース部６へ与えられる。制御装置５は割込信号IN
Tがアクティブ（インバータ４の出力がロウからインア
クティブとなるタイミングでバス７を介してステータス
バスインタフェース部６から処理要求がある装置がどれ
であるかを示すステータスを読出し、このときステータ
スリード線８を介してステータスバスインタフェース部
６及びリセット回路９へリード信号を出力することによ
り、ラッチ回路２をリセットする。
第５図には、入力端子11〜1nに接続される装置のうちの
１つの装置から割込要求信号が発生され、これに基づき
割込信号INTが送出され、ステータスが読出され、リセ
ットされるまでのタイミングチャートが示されている。
１つの装置から割込要求信号が発生され、これに基づき
割込信号INTが送出され、ステータスが読出され、リセ
ットされるまでのタイミングチャートが示されている。
ところが、割込要求信号が第６図のように短時間に複数
発生した場合には、割込信号が次々と制御装置に与えら
れ、ステータスの読出し等の割込処理が次々に行われる
ことにより、割込処理のためオーバーヘッドが大きくな
り、本来の制御動作に支障をきたすという欠点があっ
た。しかも、割込信号INTを受付けてからステータスの
読出し迄は同種の処理であり、この処理を次々と繰返さ
ねばならないという無駄もあった。
発生した場合には、割込信号が次々と制御装置に与えら
れ、ステータスの読出し等の割込処理が次々に行われる
ことにより、割込処理のためオーバーヘッドが大きくな
り、本来の制御動作に支障をきたすという欠点があっ
た。しかも、割込信号INTを受付けてからステータスの
読出し迄は同種の処理であり、この処理を次々と繰返さ
ねばならないという無駄もあった。
［発明の目的］ 本発明はこのような従来の割込信号制御方式の欠点に鑑
みなされたもので、その目的は、効率的に制御装置へ割
込が行われ、無駄のない割込処理を行うことの可能な割
込信号制御方式を提供することである。
みなされたもので、その目的は、効率的に制御装置へ割
込が行われ、無駄のない割込処理を行うことの可能な割
込信号制御方式を提供することである。
［発明の概要］ そこで本発明では、複数の割込信号を１つに集合して制
御装置へ与えるオアゲートと、セットされたデータに対
応して、前記オアゲートの出力に係る割込信号につい
て、所定時間間隔で通過不通過させるように制御する信
号を出力するプログラマブルカウンタと、このカウンタ
の出力信号に基づき前記オアゲートの出力に係る割込信
号の通過不通過を制御する出力回路とを具備する送出部
と、 前記複数の割込信号からいずれの装置により割り込みで
あるかを示すステータスを作成する回路と、 前記複数の割込信号をラッチしてステータスを作成する
回路へ与えるラッチ回路とを備えさせ、 前記制御装置が、前記装置から所定時間の間に出力され
た少なくも１つの割込信号に基づく割込信号を送出部の
出力により受けると共に、前記割込信号を出力した装置
を特定するステータスを取り込み可能として上記目的を
達成したものである。
御装置へ与えるオアゲートと、セットされたデータに対
応して、前記オアゲートの出力に係る割込信号につい
て、所定時間間隔で通過不通過させるように制御する信
号を出力するプログラマブルカウンタと、このカウンタ
の出力信号に基づき前記オアゲートの出力に係る割込信
号の通過不通過を制御する出力回路とを具備する送出部
と、 前記複数の割込信号からいずれの装置により割り込みで
あるかを示すステータスを作成する回路と、 前記複数の割込信号をラッチしてステータスを作成する
回路へ与えるラッチ回路とを備えさせ、 前記制御装置が、前記装置から所定時間の間に出力され
た少なくも１つの割込信号に基づく割込信号を送出部の
出力により受けると共に、前記割込信号を出力した装置
を特定するステータスを取り込み可能として上記目的を
達成したものである。
［発明の実施例］ 第１図に本発明の方式を採用したコンピュータシステム
を示す。割込要求信号は、図示せぬｎ個の装置で発生さ
れ、入力端子1011〜101nを介してラッチ回路102へ到来
する。ラッチ回路102の出力は、ステータスバスインタ
フェース103及びオアゲート105へ与えられる。ステータ
スバスインタフェース103のステータスは、マイクロプ
ロセッサ等の制御装置200より制御信号線131を介してリ
ード信号が与えられ、バス132を介して読出される。ま
た、制御信号線131を介してリセット回路104へリード信
号が与えられたとき、リセット回路104からリセット信
号がラッチ回路102へ与えられ、ラッチ回路102のリセッ
トが行われる。
を示す。割込要求信号は、図示せぬｎ個の装置で発生さ
れ、入力端子1011〜101nを介してラッチ回路102へ到来
する。ラッチ回路102の出力は、ステータスバスインタ
フェース103及びオアゲート105へ与えられる。ステータ
スバスインタフェース103のステータスは、マイクロプ
ロセッサ等の制御装置200より制御信号線131を介してリ
ード信号が与えられ、バス132を介して読出される。ま
た、制御信号線131を介してリセット回路104へリード信
号が与えられたとき、リセット回路104からリセット信
号がラッチ回路102へ与えられ、ラッチ回路102のリセッ
トが行われる。
一方、オアゲート105の出力は、出力回路106へ与えられ
る。プログラマブルカウンタ107より出力されるパルス
のタイミングで出力回路106から割込信号が制御装置200
へ与えられる。また、プログラマブルカウンタ107には
バス147を介してパルス発生のタイミングデータ（また
は、パルス幅データ）が制御装置200によりセットされ
る。出力回路106は、プログラマプルカウンタ107より与
えられるパルスの立上りでオアゲート105の出力を通過
させて割込信号を作成する。オアゲート105、出力回路1
06、プログラマブルカウンタ107とは、制御装置200によ
り設定されたタイミングで割込要求信号に基づく割込信
号を制御装置200へ送出する送出部150を構成している。
る。プログラマブルカウンタ107より出力されるパルス
のタイミングで出力回路106から割込信号が制御装置200
へ与えられる。また、プログラマブルカウンタ107には
バス147を介してパルス発生のタイミングデータ（また
は、パルス幅データ）が制御装置200によりセットされ
る。出力回路106は、プログラマプルカウンタ107より与
えられるパルスの立上りでオアゲート105の出力を通過
させて割込信号を作成する。オアゲート105、出力回路1
06、プログラマブルカウンタ107とは、制御装置200によ
り設定されたタイミングで割込要求信号に基づく割込信
号を制御装置200へ送出する送出部150を構成している。
以上のように構成されたシステムにおける割込処理の動
作を第２図を参照して説明する。各割込要求信号を発生
する装置に対する処理の必要時間や割込要求信号の発生
頻度等考慮しで、制御装置200の初期化処理のプログラ
ムにプログラマブルカウンタ107のパルスの発生のタイ
ミングデータを入れておく。すると、システムの電源投
入後の初期化処理において、制御装置200はバス147を介
してパルス発生のタイミングデータをプログラマブルカ
ウンタ107へセットする。
作を第２図を参照して説明する。各割込要求信号を発生
する装置に対する処理の必要時間や割込要求信号の発生
頻度等考慮しで、制御装置200の初期化処理のプログラ
ムにプログラマブルカウンタ107のパルスの発生のタイ
ミングデータを入れておく。すると、システムの電源投
入後の初期化処理において、制御装置200はバス147を介
してパルス発生のタイミングデータをプログラマブルカ
ウンタ107へセットする。
次に、割込入力端子1011〜101nへ割込要求信号a1〜anが
第２図の如く到来すると、ラッチ回路102よりステータ
スバスインタフェース103及びオアゲート105へｎ本のラ
ッチ出力ｂがＨレベルで送出される。また、プログラマ
ブルカウンタ107からクロックＣが出力されるから、出
力回路106からはクロックＣの立上りのタイミングで割
込信号ｄが立上げられる。これによって制御装置20は、
制御信号線131を介してリード信号ｅを出力するととも
に、バス132を介してステータスｆを読出す。リード信
号ｅが出力されたことによってリセット回路104からの
リセット信号ｇが出力され、ラッチ回路102のリセット
がなされる。尚、クロックＣが立上っても、ラッチ回路
102に割込要求信号a1〜anのいずれもが到来していない
ときには、出力回路106から割込信号ｄが立上げられて
出力されることはない。また、制御装置200は、一回の
ステータスｆの読出しによって、ラッチ回路102にラッ
チされている割込要求信号の数に対応したステータスｆ
を読出し得るので、従来のように一つの割込信号で一つ
のステータスを読出していたのに比べ効率が良い。
第２図の如く到来すると、ラッチ回路102よりステータ
スバスインタフェース103及びオアゲート105へｎ本のラ
ッチ出力ｂがＨレベルで送出される。また、プログラマ
ブルカウンタ107からクロックＣが出力されるから、出
力回路106からはクロックＣの立上りのタイミングで割
込信号ｄが立上げられる。これによって制御装置20は、
制御信号線131を介してリード信号ｅを出力するととも
に、バス132を介してステータスｆを読出す。リード信
号ｅが出力されたことによってリセット回路104からの
リセット信号ｇが出力され、ラッチ回路102のリセット
がなされる。尚、クロックＣが立上っても、ラッチ回路
102に割込要求信号a1〜anのいずれもが到来していない
ときには、出力回路106から割込信号ｄが立上げられて
出力されることはない。また、制御装置200は、一回の
ステータスｆの読出しによって、ラッチ回路102にラッ
チされている割込要求信号の数に対応したステータスｆ
を読出し得るので、従来のように一つの割込信号で一つ
のステータスを読出していたのに比べ効率が良い。
第３図は、第１図の実施例の利点を説明するために示し
た構成例であって、制御装置により割込許可がセットさ
れる構成が採用されているコンピュータシステムを示し
ている。同図において、第１図と同一の構成要素には、
同一の符号を付し、その説明を省略する。この例では、
送出部150A内に割込許可レジスタ108を設け、制御装置2
00のプログラムによって所定時に割込許可データをセッ
トすることにより、割込許可レジスタ108からの出力を
Ｈレベルに立上げ、これ以降においてオアゲート105よ
りの出力がＨレベルとなったときには（振込要求信号が
ラッチされたときには）、割込信号を制御装置200へ出
力させる。これによれば、制御装置200が割込を受けて
良いときに割込許可データをセットし、このセット以後
において割込を受けることができ、第１図の場合と同様
に無駄のないステータスの読出しが可能となる。しかし
ながら、この様な構成例では、制御装置200自体が、オ
アゲート105の出力に係る割込信号の通過不通過に係る
制御時間を制御するので、制御装置200は実行している
処理に合わせて、割込許可の書き込み時を調整する必要
があり複雑である。これに対し、第１図の実施例では、
制御装置200は実行している処理に合わせて、設定値を
選択して初期設定等するだけであるので、負荷が少なく
適切な割込処理を実行できることになる。
た構成例であって、制御装置により割込許可がセットさ
れる構成が採用されているコンピュータシステムを示し
ている。同図において、第１図と同一の構成要素には、
同一の符号を付し、その説明を省略する。この例では、
送出部150A内に割込許可レジスタ108を設け、制御装置2
00のプログラムによって所定時に割込許可データをセッ
トすることにより、割込許可レジスタ108からの出力を
Ｈレベルに立上げ、これ以降においてオアゲート105よ
りの出力がＨレベルとなったときには（振込要求信号が
ラッチされたときには）、割込信号を制御装置200へ出
力させる。これによれば、制御装置200が割込を受けて
良いときに割込許可データをセットし、このセット以後
において割込を受けることができ、第１図の場合と同様
に無駄のないステータスの読出しが可能となる。しかし
ながら、この様な構成例では、制御装置200自体が、オ
アゲート105の出力に係る割込信号の通過不通過に係る
制御時間を制御するので、制御装置200は実行している
処理に合わせて、割込許可の書き込み時を調整する必要
があり複雑である。これに対し、第１図の実施例では、
制御装置200は実行している処理に合わせて、設定値を
選択して初期設定等するだけであるので、負荷が少なく
適切な割込処理を実行できることになる。
このようにして本実施例によれば、制御装置側から割込
信号送出のタイミングを決定し得るので、制御装置は効
率良く割込信号送出を受けるようにすることができ、か
つ、無駄のない割込処理が可能となる。
信号送出のタイミングを決定し得るので、制御装置は効
率良く割込信号送出を受けるようにすることができ、か
つ、無駄のない割込処理が可能となる。
尚、本実施例では、制御装置側から割込信号送出のタイ
ミングがセットしたが、このタイミングを別途の手段に
より与えるか、または、予めセットするようにしても良
い。
ミングがセットしたが、このタイミングを別途の手段に
より与えるか、または、予めセットするようにしても良
い。
［発明の効果］ 以上説明したように本発明によれば、所定タイミングで
制御装置へ割込信号が出力されるから、割込が効率的に
行われ得るばかりか、割込処理を無駄なく行うことが可
能となる。
制御装置へ割込信号が出力されるから、割込が効率的に
行われ得るばかりか、割込処理を無駄なく行うことが可
能となる。
第１図は本発明の方式を採用したコンピュータシステム
のブロック図、第２図は第１図のシステムの動作を説明
するためのタイミングチャート、第３図は他の構成例に
係るコンピュータシステムのブロック図、第４図は従来
の割込制御方式を採用したコンピュータシステムのブロ
ック図、第５図及び第６図は第４図のシステムの動作を
説明するためのタイミングチャートである。 1011〜101n……入力端子、102……ラッチ回路 103……ステータスバスインタフェース 104……リセット回路、105……オアゲート 106……出力回路、107……プログラマブルカウンタ 108……割込許可レジスタ、150,150A……送出部 200……制御装置
のブロック図、第２図は第１図のシステムの動作を説明
するためのタイミングチャート、第３図は他の構成例に
係るコンピュータシステムのブロック図、第４図は従来
の割込制御方式を採用したコンピュータシステムのブロ
ック図、第５図及び第６図は第４図のシステムの動作を
説明するためのタイミングチャートである。 1011〜101n……入力端子、102……ラッチ回路 103……ステータスバスインタフェース 104……リセット回路、105……オアゲート 106……出力回路、107……プログラマブルカウンタ 108……割込許可レジスタ、150,150A……送出部 200……制御装置
Claims (1)
- 【請求項１】複数の割込信号を１つに集合して制御装置
へ与えるオアゲートと、セットされたデータに対応し
て、前記オアゲートの出力に係る割込信号について、所
定時間間隔で通過不通過させるように制御する信号を出
力するプログラマブルカウンタと、このカウンタの出力
信号に基づき前記オアゲートの出力に係る割込信号の通
過不通過を制御する出力回路とを具備する送出部と、 前記複数の割込信号からいずれの装置による割り込みで
あるかを示すステータスを作成する回路と、 前記複数の割込信号をラッチしてステータスを作成する
回路へ与えるラッチ回路とを備え、 前記制御装置が、前記装置から所定時間の間に出力され
た少なくとも１つの割込信号に基づく割込信号を送出部
の出力により受けると共に、前記割込信号を出力した装
置を特定するステータスを取り込み可能としたことを特
徴とする割込信号制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167513A JPH06103464B2 (ja) | 1985-07-31 | 1985-07-31 | 割込信号制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167513A JPH06103464B2 (ja) | 1985-07-31 | 1985-07-31 | 割込信号制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6228837A JPS6228837A (ja) | 1987-02-06 |
| JPH06103464B2 true JPH06103464B2 (ja) | 1994-12-14 |
Family
ID=15851075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60167513A Expired - Lifetime JPH06103464B2 (ja) | 1985-07-31 | 1985-07-31 | 割込信号制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103464B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0347578U (ja) * | 1989-09-19 | 1991-05-02 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295322U (ja) * | 1976-01-14 | 1977-07-16 | ||
| JPS5755437A (en) * | 1980-09-19 | 1982-04-02 | Canon Inc | Interrupting signal detector |
| JPS5789148A (en) * | 1980-11-26 | 1982-06-03 | Fujitsu Ltd | Method for controlling interruption |
| JPS58223849A (ja) * | 1982-06-23 | 1983-12-26 | Nec Corp | アドレスアクセス検出回路 |
| JPS5923854U (ja) * | 1982-07-31 | 1984-02-14 | 日本電気ホームエレクトロニクス株式会社 | マイクロコンピユ−タのインタラプト回路 |
-
1985
- 1985-07-31 JP JP60167513A patent/JPH06103464B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6228837A (ja) | 1987-02-06 |
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