SU1413639A1 - Устройство управлени обменом информацией между ЭВМ и внешним устройством - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  управлени  обменом информацией в режиме пр мого доступа к пам ти между ЭВМ и внешними устройствами . Целью изобретени   вл етс  сокращение аппаратурных затрат. УстройстКППА во содержит выходы 1 предоставлений пр мого доступа к пам ти, входы 2 требований пр мого доступа к пам ти, шину 3 предоставлени  пр мого доступа к пам ти, шину 4 требовани  пр мого доступа к пам ти, шину 5 подтверждени  выбора, шину 6 установки, блок 7 приоритета, три элемента И 8, 9, 10, процессор 11, два триггера 12, 13, элемент И-НЕ 14, две линии задержки 15, 16, элемент НЕ 17, триггер 18, линию задержки 19, п ть магистральных передатчиков 20-24, шину 25 ввода , данных, шину 26 вывода данных, шину 27 вывода байта, шину 28 синхронизации активного устройства, шину 29 синхронизации пассивного устройства, группу шин 30 адрес-данные. Устройство обеспечивает управление вводом и выводом данных между группой внешних устройств и ЭВМ в режиме пр мого доступа к пам ти. 5 ил. S (Л СЬгГ А ff.- fU fJil:1 l Cf fffo

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  управлени  обменом информацией в режиме пр мого доступа к пам ти между ЭВМ, имеющими единый ка- нал обмена информации, например ЭВМ Элект{)сника-60, и внешними устройствами пользовател .

Цель изобретени  - сокращение аппаратурных затрат устройства

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 - временна  диаграмма работы устройства в режиме Ввод на фиг, 3 - временные диаграммы работы устройства в режиме Вьшод ; на фиг. 4 и 5 - функциональна  схема блока приоритета и временные диаграммы его работы,

Устройство содержит выходы 1 пре

доставлени  пр мого доступа к пам ти () , входы 2 требований пр мого досту па к пам ти (, шину 3 предоставлени  пр мого доступ к пам ти (КППД), щину 4 требовани  пр мого доступа к пам ти (КТПД), шин 5 подтверждени  выбора (КПВ) ,, шину 6 установки (КУСТ)5 блок 7 приоритета, элементы И 8-10, процессор 11, триггеры 12 , элемент И-НЕ 14, эле- мен гы 15 и 16 задержкИ; элемент НЕ 17, триггер 18, элемент 19 задержки, первый 20 - третий.22, п тый 23 и четвертый 24 передатчики, шину 25 ввода данных (КВБОД), шину 26 вывода данных (КВЫВОД), шину. 27 вывода бай- та (КБАЙТ), шину 28 синхронизации активного устройства (КСИА), шину 29 синхронизации пассивного устройства (КСИП), группу 30 шин адрес-данные (КА/Д).

Блок 7 приоритета содержит группы элементов ШШ 31 и триггеров 32,элемент И-НЕ 33, группы элементов ИЛИ 34 и 35 и элемент И-НЕ 36,

Устройство работает следукицим об- разом.

Обмен данными происходит в режиме пр мого доступа к пам ти, при которо внешнее устройство запросившее пр мо доступ к пам ти и получившее предос- тавление пр мого доступа к пам ти,  вл етс  активным устройством и бере управление кангшом на себ , т.е. должно формировать канальные сигналы: КПВ, КСИА, КВВОД или КВЫВОД, KBAflT. При этом пор док выполнени  операций должен быть следующим: - устройство запрашива канал, вырабатыва  сигнал:КТПД;

5

10

15

,20

25

35 40

45

о 55

-полле завершени  текущего канала процессор вырабатьшает сигнал КППД, , запреща  выработку следующего процессорного цикла канала;

-устройство получает сигнал КППД, вырабатывает сигнал КПВ и снимает сигнал КТПД;

-процессор снимает сигнал КППД,ожидает завершени  циклов Ввод или Вывод ;

-устройство получает канал и вьшол- н ет требуемые циклы Ввод или Вывод .

Когда передача данных заканчиваетс , устройство снимает сигнал КПВ и возвращает управление каналом процессору .

Если каждое внешнее устройство формирует управл ющие канальные сигналы , это приводит к увеличению аппаратурных затрат.

Устройство управлени  обменом информации между ЭВМ и внешними устройствами формирует канальные сигналы гфи обслуживании пр мого доступа, а также определ ет последовательность обслуживани  запросов от внешних устройств .

По включении питани  процессор 11 вырабатывает сигнал низкого уровн  по.шине 6, который устанавливает в начальное состо ние блок 7 и через элемент И 10 триггеры 12, 13 и 18, ,

При поступлении от внешнего устройства по входам 2 сигнала ТПД блок 7 формирует канальный сигнал низкого уровн  по шине 4 к процессору 11, который по окончании текущего цикла вырабатыва:ет ответный сигнал низкого уровн  по шине 3, Блок 7 формирует на выходах 1 сигнал низкого уровн  ППД тому внешнему устройству, чье требование обслуживаетс , при этом сигнал поступает на вход элемента И 8, если происходит считывание из ОЗУ, т.е. режим Ввод, или на вход элемента И 9, если происходит запись данных в ОЗУ, т,е, режим Вывод., Распределение сигналов ППД между элементами И 8, 9 производитс  пользователем ,

В режиме Ввод сигнал ППД, пройд  элемент И 8, взводит триггер 12, сигнал низкого уровн  с инверсного выхода ,которого поступает на вход элемента И-НЕ 14, формирующего на выходе сигнал высокого уровн , поступающий на входы магистрального передатчика 24,При этом на выходе этого передат10

15

20

314

чика 24 формируетс  канальный сигнал низкого уровн , поступающий по шине 5 и в процессор 11.

Сигнал с выхода элемента И-НЕ 14 поступает также на вход элемента 16 задержки и через определенное врем , необходимое дл  подачи в канал кода адреса ОЗУ по шинам 30, поступает на синхровход триггера 18, устанавлива  его в единичное состо ние. Сигнал с пр мого выхода триггера 18 поступает на входы магистрального передатчика 23, формирующего на выходе канальный сигнал низкого уровн  КСИА по шине 28, по которому запоминаетс  адрес в ОЗУ.

Сигнал НИЗКОГО уровн  с инверсного выхода триггера 18 поступает на вход элемента 19 задержки и через определенное врем , необходимое дл  сн ти  адреса с канальных шин 30, проходит через элемент НЕ 17, поступает высоким уровнем на вход магистрального передатчика 20, на другом входе кото-25 рого также имеетс  сигнал высокого уровн  с пр мого выхода триггера 12,

На выходе этого передатчика формируетс  сигнал низкого уровн  КВВОД, посылаемый по шине 25 в процессор 11, По этому сигналу в ОЗУ считываютс  данные и по канальным шинам 30 посылаютс  внешнему устройству, где запоминаютс  по канальному сигналу КСИП в щине 29, который вырабатьшает процессор 11.

Сигнал КСИП, пройд  через элемент И 10, сбрасывает триггер 12 и через определенное врем , задаваемое элементом 15 задержки, триггер 18 при этом последовательно снимаютс  сигна

лы в шинах 25 и 28.

Сигнал высокого уровн  с инверсно- го выхода триггера 18 через элемент 19 задержки поступает на вход элемента И-НЕ 14, на остальных входах одного элемента также имеетс  высокий уровень, следовательно, на выходе формируетс  сигнал низкого уровн , поступающий на входы магистрального передатчика 24, при этом снимаетс  каналь ный сигнал в шине 5. На этом режим Ввод заканчиваетс  и управление каналом передаетс  процессору 11.

При режиме Вывод сигнал ППД,пройд  элемент И 9, взводит триггер 13, 55 сигнал высокого уровн  с пр мого выхода этого триггера поступает на вход магистрального передатчика 22, форми30

35

,-40

45

,-50

3639

10

15

20

25

,

руь й55 о30

35

40

45

,-50

ру  канальный сигнал КБАПТ, поступающий по шине 27 в процессор 11. Сигнал КБАЙТ необходимо формировать в адресной части режима Вьшод.

Канальные сигналы в шинах 5 и 28 формируютс , как бьшо описано в ре- TiCHwe Ввод. Внешнее устройство по сигналу КПВ выставл ет код адреса в канальные шины 30, который запоминаетс  в ОЗУ по сигналу КСИА, а за- тем на канальные шины 30 внешнее ройство выставл ет данные.

Сигнал низкого уровн  с инверсного выхода триггера 18 через элемент 19 задержки поступает на вход магистрального передатчика 21, снима  канальный сигнал КБАЙТ, и через элемент НЕ 17 на входы магистрального передатчика 21 и 20. При этом на выходе магистрального передатчика 22 формируетс  канальный сигнал КВЫВОД по шине 26, по которому в ОЗУ записываютс  данные от внешнего устройства.

Когда данные будут записаны, процессор 11 выдает сигнал КСИП по шине 29, по которому снимаютс  канальные сигналы КВЫВОД, КСИА, КПВ, как быпо описано в режиме Ввод,

Обмен данными по инициативе внешнего устройства может выполн тьс  при пр мом доступе К пам ти и в режиме прерывани .программы.

Обмен данными в режиме прерывани  программы - это выполнение программы обслуживани  по требовани м внепшего устройства. Процессор при этом приостанавливает вполнение текущей программы , чтобы обслужить запрашивающее устройство. По завершении выполнени  программы обслуживани  продест сор возобновл ет выполнение прерванной программы с того места, где она была прервана.

Блок 7 приоритета работает следующим образом.

Сигнал низкого уровн  по шине 6 сбрасывает триггеры 32, при этом на выходе элемента И-НЕ 33 по вл етс  сигнал низкого уровн , разрешающий прохозкдение по входам 2 ТПД,

При поступлении ТПД по входам 2 на выходах элементов ИЛИ 31 формируютс  сигналы низкого уровн , которые по S-входу устанавливают соответствующие триггеры 32. Сигналы с нулевых выходов триггеров 32 поступают на входы элемента И-НЕ 33, на выходе которого формируетс  сигнал высокого

5 14

уровн , блокирующий прохождение последующих ТПД и поступающий на вход элемента И-НЕ 36.

Так как уровень канального сигнала КПВ на шине 5 высокий элемент И-НЕ 36 формирует на -выходе канальный сигнал низкого уровн  по шине А к процессору 1 1 , который по окончании текущего цикла вырабатывает ответный сигнал низкого уровн  по шине 3, поступающий на входы элементов ИЛИ 34 и 35.

Если установлен триггер 32 по ТГЦЬ, то на выходе первого элемента ИЛИ 35

сигнал низкого уровн , что соответствует сн тию блокировки требований, и требовани  пр мого доступа от внешних устройств по входам 2, которые пришли за врем  обслуживани  предыдущих , запоминаютс  в триггерах 32 и все повтор етс  снова.

Claims (1)

1. Формула изобретени  Устройство управлени  обменом информацией между ЭВМ и внешними устройствами , содержащее первый элемент И, первый и второй триггеры, элемент

   формируетс  сигнал предоставлени  пр -,с И-НЕ, элемент НЕ, первый - третий мамого доступа ПЩ низким уровнем, а на выходе первого элемента ИЛИ первой группы 34 имеетс  сигнал высокого уровн , запрещающий дальнейшее прохождение сигнала КПЦЦ, . -;Q

   Если триггер 32 по ТЩ не уста- нов лен, то на выходе первого элемента ИЛИ 35 имеетс  ,высокий уровень сигналов , а на выходе первого элемента ИЛИ 34 формируетс  сигнал низкого 25 уровн  и поступает на входы следующих элементов ИЛИ 34 и 35. Если сп&ц, триггер 32 установлен, то формируетс  сигнал ППД на выходе 1, как описано Bbmiej а если не установлен, то сигнал с выхода элемента ИЛИ 34 проходит дальше, последовательно опрашива  каждую схему требовани  пр мого доступа до первого установленного триггера 32 ,

   Получив сигнал ППД и канальный сигнал низкого уровн  КПВ по шине 5, на выходе элемента И-НЕ 36 формируетс  сигнал высокого уровн , что соответствует сн тию канального сигнала на

   30

   гистральные передатчики и первый элемент задержки, отличающее- с   тем, что, с целью сокращени  аппаратурных затраТ, устройство содержит второй и третий элементы И, третий триггер, второй и третий элементы задержки, блок приоритета, четвер- тьй и п тый магистральные передатчики , причем группа выходов предоставлени  пр мого доступа блока приоритета соединена с группами входов первого и второго элементов И, выходы которых соединены соответственно с уста новочными входами первого и второго триггеров, входы сброса которых подключены к выходу третьего элемента И- ,, и через первьм элемент задержки - к входу сброса третьего триггера, инверсным выходом соединенного через второй элемент задержки с первым входом элемента И-НЕ, второй и третий входы которого подключены соответственно с инверсными выходами первого и второго триггеров, пр мой выход первого триггера подключен к информационному входу первого магистрального передатчика, управл ющим входом соединенного с управл ющим входом второго магистрального передатчика, и через элемент НЕ к выходу второго элемента задержки и управл ющему входу третьего магистрального передатчика , информационные входы второго и третьего магистральных передатчиков подключены к пр мому выходу вто рого триггера, входы четвертого и п того магистральных передатчиков соединены соответственно с выходами элемента И-НЕ и пр мым выходом третьего триггера, синхровход третьего триггера соединен через третий элемент задержки с выходом элемента И- НЕ, выхода первого - п того магистральных передатчиков  вл ютс  соотшине 4. После сн ти  канального сигнала на шине 4 процессор 11 снимает канальный сигнал на шине 3, при этом сигнал ППД на выходе элемента ИЛИ 35, соответствующего обслуживаемому требованию , передним фронтом сбрасывает обслуживаемый триггер 32.

   По окончании обмена после сн ти  сигнала КПВ в шине 5, если еще есть установленные триггеры 32, на выходе элемента И-НЕ 36 формируетс  канальный сигнал низкого уровн  по шине 4 к процессору 11 и цикл обслуживани  пр мого доступа к пам ти повтор етс , как описано выше, до тех пор-, пока не будут обслужены все установленные триггера 32,

   Как только будет сброшен последний установленный триггер 32, на выходе элемента И-НЕ 33 - -армируетс 

   Q

   5

   0

   5

   0

   5

   гистральные передатчики и первый элемент задержки, отличающее- с   тем, что, с целью сокращени  аппаратурных затраТ, устройство содержит второй и третий элементы И, третий триггер, второй и третий элементы задержки, блок приоритета, четвер- тьй и п тый магистральные передатчики , причем группа выходов предоставлени  пр мого доступа блока приоритета соединена с группами входов первого и второго элементов И, выходы которых соединены соответственно с уста новочными входами первого и второго триггеров, входы сброса которых подключены к выходу третьего элемента И- ,, и через первьм элемент задержки - к входу сброса третьего триггера, инверсным выходом соединенного через второй элемент задержки с первым входом элемента И-НЕ, второй и третий входы которого подключены соответственно с инверсными выходами первого и второго триггеров, пр мой выход первого триггера подключен к информационному входу первого магистрального передатчика, управл ющим входом соединенного с управл ющим входом второго магистрального передатчика, и через элемент НЕ к выходу второго элемента задержки и управл ющему входу третьего магистрального передатчика , информационные входы второго и третьего магистральных передатчиков подключены к пр мому выходу вто рого триггера, входы четвертого и п того магистральных передатчиков соединены соответственно с выходами элемента И-НЕ и пр мым выходом третьего триггера, синхровход третьего триггера соединен через третий элемент задержки с выходом элемента И- НЕ, выхода первого - п того магистральных передатчиков  вл ютс  соответствующими выходами устройства дл  подключени  к входным шинам управлени  и синхронизации внешних устройств первый вход третьего элемента И  вл етс  входом устройства дл  подключени  к выходной шине синхронизации внешнего устройства, второй вход третьего элемента И  вл етс  входом устройства дл  подключени  к выходной шине устновки ЭВМ и соединен с входом сброса блока приоритета, синхронизирующий вход которого соединен

   Фи.2

   с выходом четвертого магистрального передатчика, группа запросных входов  вл етс  группой входов устройства дл  подключени  к выходам требований пр мого доступа внешних устройств, вход разрешени  и вькод требовани  пр мого доступа блока пpиopитeta  вл ютс  соответствующим входом и выходом устройства дл  подключени  к вы- хоДу предоставлени  пр мого доступа к.входу требовани  пр мого доступа ЭВМ,

   Фиг.З

   2 ,

   5

   кпв

   -3&-

   Фив. 5