JPS6228837A - 割込信号制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、割込信号が１本の信号線を介して与えられ
る制御装置（例えば、マイクロプロセッサ等〉に好適な
割込信号制御方式の改良に関する。

［発明の技術的背景とその問題点］ 従来、制御装置に対して非同期的に処理要求を発生する
複数の装置の処理要求を受イ」ける方式としては、ポー
リング方式や割込方式が知られている。

ポーリング方式は、制御装置が各装置に対し処理要求が
ないか否かを順次に間合せる方式である。

このポーリング方式によると、処理要求がおると否とに
かかわらず、必ず全装置に順次に問合せをしなければな
らならず、無駄な間合ぜが多く生じ易いという欠点があ
った。

第４図乃至第６図を参照して割込方式を説明する。第４
図のように、処理要求のために割込要求信号を発生する
装置から入力端子１１〜１、を介してラッチ回路２に割
込要求信号が与えられラッチされるとともに、オアゲー
ト３及びインバータ４を介して割込信＠　Ｉ　Ｎ　Ｔが
制御装置５へ送られる。ラッチ回路２の出力は、ステー
タスバスインタフェース部６へ与えられる。制御装置５
は割込信号ＩＮＴがアクティブ（インバータ４の出力が
ロウからインアクティブとなるタイミングでバス７を介
してステータスバスインタフェース部６から処理要求が
ある装置がどれであるかを示すステータスを読出し、こ
のときステータスリード線８を介してステータスバスイ
ンタフェース部６及びリセット回路９ヘリード信号を出
力することにより、ラッチ回路２をリセットする。

第５図には、入力端子１１〜１ｎに接続される装置のう
ちの１つの装置から割込要求信号が発生され、これに基
づき割込信号ＩＮＴが送出され、ステータスが読出され
、リセットされるまでのタイミングチャートが示されて
いる。

ところが、割込要求信号が第６図のように短時間に複数
発生した場合には、割込信号が次々と制御装置に与えら
れ、ステータスの読出し等の割込処理が次々に行われる
ことにより、割込処理のためオーバーヘッドが大きくな
り、本来の制御動作に支障をきたずという欠点があった
。しかも、割込信号ＩＮＴを受付けてからステータスの
読出し迄は同種の処理であり、この処理を次々と繰返さ
ねばならないという無駄もあった。

［発明の目的］ 本発明はこのような従来の割込信号制御方式の欠点に鑑
みなされたもので、その目的は、効率的に制御装置へ割
込が行われ、無駄のない割込処理を行うことの可能な割
込信号制御方式を提供することである。

［発明の概要コ そこで本発明では、複数の割込要求信号の少なくとも一
つがアクティブとなったタイミングに従って所定期間割
込信号を一本の信号線を介して制御装置へ出力するよう
にして上記目的を達成するようにしたものである。

［発明の実施例］ 第１図に本発明の方式を採用したコンピュータシステム
を示す。割込要求信号は、図示せぬｎ個の装置で発生さ
れ、入力端子１０１１〜１０１ｎを介してラッチ回路１
０２へ到来する。ラッチ回路１０２の出力は、ステータ
スバスインタフェース１０３及びオアゲート１０５へ与
えられる。ステータスバスインタフェース１０３のステ
ータスは、マイクロプロセッサ等の制御装置２００より
制御信号線１３１を介してリード信号が与えられ、バス
１３２を介して読出される。また、制御信号線１３１を
介してリセット回路１０４ヘリード信号が与えられたと
き、リセット回路１０４からリセット信号がラッチ回路
１０２へ与えられ、ラッチ回路１０２のリセットが行わ
れる。

一方、オアゲート１０５の出力は、出力回路１０６へ与
えられる。プログラマブルカウンタ１０７より出力され
るパルスのタイミングで出力回路１０６　ｔＪＩら割込
信号が制御装置２００へ与えられる。また、プログラマ
ブルカウンタ１０７にはバス１４７を介してパルス発生
のタイミングデータ（または、パルス幅データ）が制御
装置２００によりセットされる。

出力回路１０６は、プログラマブルカウンタ１０７より
与えられるパルスの立上りでオアゲート１０５の出力を
通過させて割込信号を作成する。オアゲート１０５、出
力回路１０６、プログラマブルカウンタ１０７とは、制
御Ｈ２ｏｏにより設定されたタイミングで割込要求信号
に基づく割込信号を制御装置２００へ送出する送出部１
５０を構成している。

以上のように構成されたシステムにおける割込処理の動
作を第２図を参照して説明する。各割込要求信号を発生
する装置に対する処理の必要時間や割込要求信号の発生
頻度等を考慮して、制御装置２００の初期化処理のプロ
グラムにプログラマブルカウンタ１０７のパルスの発生
のタイミングデータを入れておく。すると、システムの
電源投入後の初期化処理において、制御装置２００はバ
ス１４７を介してパルス発生のタイミングデータをプロ
グラマブルカウンタ１０７ヘセツトする。

次に、割込入力端子１０１１〜１０１ｏへ割込要求信号
ａ１〜ａｎが第２図の如く到来すると、ラッチ回路１０
２よりステータスバスインタフェース１０３及びオアゲ
ート１０５へｎ本のラッチ出力すがＨレベルで送出され
る。また、プログラマブルカウンタ１０７からクロック
Ｃが出力されるから、出力回路１０６からはクロックＣ
の立上りのタイミングで割込信号ｄが立上げられる。こ
れによって制御装置２００は、制御信号線１３１を介し
てリード信号ｅを出力するとともに、バス１３２を介し
てステータスｆ＠読出す。リード信号ｅが出力されたこ
とによってリセット回路１０４からリセット信号９が出
力され、ラッチ回路１０２のリセットがなされる。尚、
クロックＣが立上っても、ラッチ回路１０２に割込要求
信号ａ１〜ａｎのいずれもが到来していないときには、
出力回路１０６から割込信号ｄが立上げられて出力され
ることはない。また、υ制御装置２００は、−回のステ
ータスｆの読出しによって、ラッチ回路１０２にラッチ
されている割込要求信号の数に対応したステータスｆを
読出し得るので、従来のように一つの割込信号で一つの
ステータスを読出していたのに比べ効率が良い。

第３図には、本発明の方式により構成されたコンピュー
タシステムの他の例を示す。同図において、第１図と同
一の構成要素には、同一の符号を付し、その説明を省略
する。この例では、送出部１５０Ａ内に割込許可レジス
タ１０８を設け、制御装置２００のプログラムによって
所定時に割込許可データをセットすることにより、割込
許可レジスタ１０８からの出力をＨレベルに立上げ、こ
れ以降においてオアゲート１０５よりの出力がＨレベル
となったときにはく割込要求信号がラッチされたときに
は）、割込信号を制御装置２００へ出力させる。

これによれば、制御装置２００が割込を受けて良いとき
に割込許可データをセットし、このセット以後において
割込を受けることができ、第１図の場合と同様に無駄の
ないステータスの読出しが可能となる。

このようにして本実施例によれば、ｉ制御装置側から割
込信号送出のタイミングを決定し得るので、制ｗＪ装置
は効率良く割込信号送出を受（プるようにすることがで
き、かつ、無駄のない割込処理が可能となる。

尚、本実施例では、制御装置側から割込信号送出のタイ
ミングをセットしたが、このタイミングを別途の手段に
より与えるか、または、予めセットするようにしても良
い。

［発明の効果］ 以上説明したように本発明によれば、所定タイミングで
制御装置へ割込信号が出力されるから、割込が効率的に
行われ得るばかりが、割込処理を無駄なく行うことが可
能となる。

【図面の簡単な説明】

第１図は本発明の方式を採用したコンピュータシステム
のブロック図、第２図は第１図のシステムの動作を説明
するためのタイミングチャート、第３図は本発明の方式
を採用したコンピュータシステムの他の例を示すブロッ
ク図、第４図は従来の割込制御方式を採用したコンピュ
ータシステムのブロック図、第５図及び第６図は第４図
のシステムの動作を説明するためのタイミングチャート
である。 １０１１〜１０１ｎ・・・入力端子　　１０２・・・ラ
ッチ回路１０３・・・ステータスバスインタフェース１
０４・・・リセット回路　　　１０５・・・オアゲート
”１０６・・・出力回路　１０７・・・プログラマブル
カウンタ１０８・・・割込許可レジスタ　　　１５０．
１５ＯＡ・・・送出部２００・・・制御装置 代理人　弁理士　　本　１）　　崇 Ｑ・」ユーーー 第２図 １１１１さ」（１噂２イ１シ１シ ＮＴ 第５図 リート−イ容うシ 第６図

Claims (1)

【特許請求の範囲】
1. 複数の割込要求信号の少なくとも一つがアクティブとな
   ったタイミングに従って所定期間割込信号を一本の信号
   線を介して制御装置へ出力するようにした割込信号制御
   方式。