JPS5826057B2 - 複合コンピュ−タシステム - Google Patents

Description

【発明の詳細な説明】 本発明は共通のデータ・バスに複数のプロセッサか接続
された複合コンピュータシステムに関する０ 従来、第１図のように、複数のプロセッサＰ。

。Ｐｌ・・・・・・Ｐｎを通信装置Ｃ３ｓｃ１・・・・
・・Ｃｎを経由して共通データ・バスＤに接続し、プロ
セッサ間でデータ交信ができるようにしたシステムが提
案されている。

このような複合コンピュータシステムで、次の手順によ
ってプログラムか実行される場合がある。

（１）各プロセッサは割当られた処理（プログラムの実
行）を開始する。

（２）処理後、必要に応じて他のプロセッサへ通信装置
によりデータ・バスを経由してデータを送る０ （３）送られて来たデータをもとに処理をする。

４４） （２Ｌ（３）をくり返した後、全プロセッサ
が処理する事がなくなったら次の処理ステップに進むた
め（１）に戻る。

上記手順で処理が進行する場合に問題になるのは、（４
）の全プロセッサが処理をすることがなくなったこと（
アイドル）をどう検出するかである。

なぜなら、一旦処理がすることがなくなったと判断した
プロセッサでも他のプロセッサからデータを受信するこ
とにより処理を再開しなければならない可能性があるの
で、各プロセッサは何をもってアイドルと判定するかが
問題になる。

したがって、システム全体がアイドル（全プロセッサが
アイドル）の状態の検出法も伺らかの工夫が必要とされ
る。

従来の解決例では、ｌプロセッサをマスクプロセッサと
し、このプロセッサに対して、他のプロセッサはアイド
ルの報告及び取消しく他からのデータを受信し、処理を
再開するとき）報告をする。

マスクプロセッサは全プロセッサからアイドル報告を受
けた後゛一定時間″取消し報告がなかったら、システム
全体のアイドルと判断し、次のステップに進む指令を出
す。

しかし、この例では゛一定時間″をいくらにするか、ア
イドル報告や取消し報告のためにデータ・バスを使用し
なければならなくデータ・バスの使用待ち時間が大きく
なりシステム全体の処理能力が落ちることになる。

本発明は、簡単な回路を用いてアイドルの検出を高速に
した複合コンピュータシステムを提供することを目的と
する。

以下実施例に基づいて本発明の詳細な説明をする。

第１の実施例の回路を第２図に示す。

プロセッサＰは通信装置Ｃとアイドル制御用フリップフ
ロップＦＦとオア回路ＯＲとオープンコレクタゲートＧ
より構成される。

通信装置Ｃはデータの受信開始時にＳ線によりフリップ
フロップＦＦをセットする。

フリップフロップＦＦのリセットはプロセッサＰの出力
線Ｒによりリセットされる。

フリップフロップＦＦのＱ出力はオア回路ＯＲに入力さ
れ、もう一方のオア回路ＯＲへの入力はプロセッサＰの
出力線Ｂより入力され、オア回路ＯＲの出力はゲートＧ
に入力され、ゲートＧの出力はピーシ、ＩＢＵｓＹに接
続される。

全プロセッサのゲートＧはビジー線ＢＵＳＹにワイヤー
ドオアされ、１つのプロセッサＰのオア回路ＯＲの出力
が１になっているとビジー線ＢＵＳＹはＯになる。

一方ビジー線ＢＵＳＹの状態は割込み線Ｉによりプロセ
ッサＰに入力される。

割込み碓ビジー線ＢＵＳＹが０から１に変化したときに
発生するものとする。

第２図の回路で以下のような手順で動作をする。

（１）処理の開始時に各プロセッサＰは出力線Ｂを１に
し、オア回路ＯＲ，ゲートＧを経てビジー線ＢＵＳＹを
Ｏにし、システム全体をビジーにする。

（２）各プロセッサＰは、データを送信することなく、
アイドルとなった場合又は、最後のデータを通信装置Ｃ
がバスＤに送信し終ったことを通信装置Ｃから知らされ
た後、自からかアイドルになったら出力線ＢをＯにする
。

（３）一方データを受信したプロセッサＰに対する通信
装置Ｃはデータ受信開始時に線Ｓを介してフリップフロ
ップＦＦをセットする。

これにより、受信プロセッサＰがアイドル状態か否かに
かかわらずゲートＧからの出力はＯとなる。

（４）この通信Ｃに対応するプロセッサがアイドルでな
いときには、そのプロセッサは、このデータを通信装置
Ｃより受信すると、フリップフロップＦＦを線Ｒを介し
てリセットする。

（５）この対応するプロセッサがアイドルであるときに
は、そのプロセッサＰがデータを通信装置Ｃを介して受
信した場合は線Ｂを再びｌにした後、フリップフロップ
ＦＦを線Ｒによりリセットする。

（６）システム全体のプロセッサが（２）〜（４）をく
り返すと、やがて線ＢＵＳＹは１になり、線Ｉより各プ
ロセッサＰにアイドル割込みが発生し、各プロセッサＰ
は、次のステップに進むことができる。

すなわち、受信プロセッサに対する通信装置Ｃはデータ
受信開始時にフリップフロップＦＦをセットすることに
よりアイドルを解除し、送信側はデータ送信終了時にア
イドルにすることで、システム全体のアイドル制御とす
る。

以上のように本発明によれば簡単な回路でアイドル検出
ができる。

次に、第２の実施例を第３図に示す。

第３図は第２図のフリップフロップＦＦをカウンタＣＮ
に変更したもので、カウントアンプは通信装置Ｃがデー
タ受信開始時に線ＵＰに信号１を出力することにより行
ない、カワントダワンはプロセッサＰがダウン線ＤＯＷ
Ｎに信号１を出力することにより行なう。

そしてカウンタＣＮは、その中の値がＯ以外のときオア
回路ＯＲに１を出力する。

動作手順は実施例１と同様で、ＦＦのセット、リセット
かカウンタのアップ、ダウンに相当する。

モしてカウンタの値がＯ以外のとき当プロセッサはビジ
ーである。

第２の実施例は、データを連続して受信するシステムの
場合有効である。

すなわち、第１の実施例では、通信装置Ｃが、第１のデ
ータを受信し、フリップフロップＦＦをセットし、その
後このデータを受信したプロセッサＰがこのフリップフ
ロップＦＦをリセットしようとする時刻に、通信装置Ｃ
が次の第２のデータを受信し、フリップフロップＦＦを
セットしようとすることか生じる。

このセットとリセットとが衝突すると、フリップフロッ
プＦＦは、セットされないで、リセットされることがあ
る。

第２の実施例は、カウンタによりこの問題を回避するこ
とができる。

【図面の簡単な説明】

第１図は複合コンピュータシステムの説明図、第２図及
び第３図はそれぞれ本発明の第１、第２の実施例である
。 Ｐ・・・・・・プロセッサ、Ｃ・・・・・・通信装置。

Claims (1)

1. 【特許請求の範囲】 １ データ線と、 ビジー線と、 複数の処理装置と、 該複数の処理装置と、 該複数の処理装置の各々と該データ線との間のデータの
   送信、受信を行うための、複数の通信回路と、該複数の
   処理装置の各々と該ビジー線間に挿入されたビジー線制
   御回路であって、該対応する通信回路からのデータ受信
   開始信号を記憶する手段と、該記憶手段の出力と、該対
   応する処理装置からの、動作指示信号とに応答し、これ
   ら２つの信号の少くとも一方が入力されたときに、該ビ
   ジー線をビジー状態にセットする手段とを有するものと
   、 からなり、 該処理装置の各々は、自からか所定の処理ステップを実
   行中のときには、該動作指示信号を出力するとともに、
   自からか、該所定の処理ステップの実行終了後に、該対
   応する通信回路からデータを受信したときには、該動作
   指示信号を出力した後に、該記憶手段消去信号を出力す
   るごとく構成され、該ビジー線がビジー状態にないこと
   を検出して、次の処理ステップを実行するように構成さ
   れ、 該通信回路は、データを該データ線から受信した時に、
   該データ受信開始信号を出力した後、該受信したデータ
   を該対応する処理装置に送出するごとく構成されている
   複合コンピュータシステム。 ２ 該記憶手段は、該データ受信開始信号でセツトされ
   、該記憶手段消去信号でリセットされるフリップフロッ
   プである第１項の複合コンピュータシステム。 ３ 該記憶手段は、該データ受信開始信号でカウントア
   ツプされ、該記憶手段消去信号でカウントダウンされる
   、カウンタである、第１項記載の複合コンピュータシス
   テム。 ４ 該セット手段は、該記憶手段の出力と該動作指示信
   号とが入力されるオア回路と、該第３回路の出力に応答
   する、オープンコレクタゲートとを有する第２又は３項
   の複合コンピュータシステム。