JPS6083145A - マイクロコンピユ−タのエミユレ−タにおけるリセツト方式 - Google Patents
マイクロコンピユ−タのエミユレ−タにおけるリセツト方式Info
- Publication number
- JPS6083145A JPS6083145A JP19187283A JP19187283A JPS6083145A JP S6083145 A JPS6083145 A JP S6083145A JP 19187283 A JP19187283 A JP 19187283A JP 19187283 A JP19187283 A JP 19187283A JP S6083145 A JPS6083145 A JP S6083145A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- emulator
- terminal
- signal
- emulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロコンピュータｔ−用いたブロードタイ
プシステムの開発装置（以下エミュレータと呼ぶ）に関
する。
プシステムの開発装置（以下エミュレータと呼ぶ）に関
する。
エミーレータにかけ実行させることを目的とするプログ
ラムを実行する（以下エミュレーションと呼ぶノエミュ
レータ内のマイクロコンピュータ（以下エミュレータｇ
ｙ ＣＰ Ｕと呼ぶンがリセット入力に対してリセッ
ト出力を持たないエミユレータの場合、エミュレーショ
ン中においてはブロードタイプシステムのリセットスイ
ッチでエミュレーションＣＰＵ及びブロードタイプシス
テムをリセット出来たが、エミュレーション中でない間
（以下ブレイクと呼ぶ）は、エミーレーションＣＰＵを
エミーレータが制御する必要上プｏ−）タイプシステム
からエミュレーションＣＰＵへの入力信号はすべて入力
不可としていたためエミーレーションＣＰＵのリセット
がこの期間出来なくなる。このためエミユレータを一度
起動してエミュレーション中にしておいてブロードタイ
プシステムのリセットを有効にしていた。第１図によっ
てこれを説明すれば次の如くである。ブロードタイプシ
ステムよりのリセット信号がａ端子に加えられても、エ
ミュレータがブレイク中はｂ端子を論理ｌに保つことに
よってエミュレーションＣＰＵＭへの入力を禁止してい
た。またエミュレーション中はｂ端子を論理０とするこ
とによってＣ端子よりのターゲットシステムのリセット
信号を有効とさせていた。Ｃ端子はエミュレータが発す
るコントロールリセット信号の入力端子である。
ラムを実行する（以下エミュレーションと呼ぶノエミュ
レータ内のマイクロコンピュータ（以下エミュレータｇ
ｙ ＣＰ Ｕと呼ぶンがリセット入力に対してリセッ
ト出力を持たないエミユレータの場合、エミュレーショ
ン中においてはブロードタイプシステムのリセットスイ
ッチでエミュレーションＣＰＵ及びブロードタイプシス
テムをリセット出来たが、エミュレーション中でない間
（以下ブレイクと呼ぶ）は、エミーレーションＣＰＵを
エミーレータが制御する必要上プｏ−）タイプシステム
からエミュレーションＣＰＵへの入力信号はすべて入力
不可としていたためエミーレーションＣＰＵのリセット
がこの期間出来なくなる。このためエミユレータを一度
起動してエミュレーション中にしておいてブロードタイ
プシステムのリセットを有効にしていた。第１図によっ
てこれを説明すれば次の如くである。ブロードタイプシ
ステムよりのリセット信号がａ端子に加えられても、エ
ミュレータがブレイク中はｂ端子を論理ｌに保つことに
よってエミュレーションＣＰＵＭへの入力を禁止してい
た。またエミュレーション中はｂ端子を論理０とするこ
とによってＣ端子よりのターゲットシステムのリセット
信号を有効とさせていた。Ｃ端子はエミュレータが発す
るコントロールリセット信号の入力端子である。
本発明はこのようなエミュレータの使いにくさをＭ消し
、ブレイク中においてもエミュレーションＣＰＵ及びブ
ロードタイプシステムをリセットできるようにしたエミ
ュレータを提供するものである。
、ブレイク中においてもエミュレーションＣＰＵ及びブ
ロードタイプシステムをリセットできるようにしたエミ
ュレータを提供するものである。
本発明はブレイク中においてもエミュレーションＣＰＵ
及びブロードタイプシステムをリセットできるように実
現したもので、エミュレータがエミュレーションＣＰＵ
を制御するだめのコントロールリセット信号をオープン
コレクタタイプの論理ゲート回路を通してブロードタイ
プシステムに出力するようにしたものである。
及びブロードタイプシステムをリセットできるように実
現したもので、エミュレータがエミュレーションＣＰＵ
を制御するだめのコントロールリセット信号をオープン
コレクタタイプの論理ゲート回路を通してブロードタイ
プシステムに出力するようにしたものである。
本発明はブロードタイプシステムのリセット回路が一般
的に第３図のような構成であることを利用し、第３図の
ｇ端子にエミュレータのコントロールリセット信号をオ
ープンコレクタタイプの論理ゲート回路を用いることに
よってワイヤード（ｙｉｒｅｄ）接続できることに基づ
くものである。
的に第３図のような構成であることを利用し、第３図の
ｇ端子にエミュレータのコントロールリセット信号をオ
ープンコレクタタイプの論理ゲート回路を用いることに
よってワイヤード（ｙｉｒｅｄ）接続できることに基づ
くものである。
すなわち第２図の端子ｆと第３図の端子ｇを接続する。
本発明の詳細な説明すれば次の如くである。
第３図はブロードタイプシステムのリセット回路の一部
分である。このような回路は通常どのようなブロードタ
イプシステムでも一般的に用いられているものである。
分である。このような回路は通常どのようなブロードタ
イプシステムでも一般的に用いられているものである。
エミュレータがブレイク中は、第１図と同様にｂ端子か
らの入力信号が常に論理ｌに保たれるのでＧｌの出力ラ
インであるＬｌも常に論理ｌである。このと＠Ｃ端子に
エミュレータ自身が制御するコントロールリセット信号
がアクティブ（ａＣ−ｔｊｖｅ）Ｌｏｗ とする信号を
加えれば、Ｇ２のＡＮＤ回路を通してＬ２をアクティブ
Ｌｏｗとし、エミュレーションＣＰＵＭをリセット状態
とする。但しエミュレータョｙＣＰＵのリセット入力は
アクティブＬｏｗとする。一方、ブロードタイプシステ
ムは、オープンコレクタタイプのバッファ回路Ｂｌを通
してＣ端子の信号が第３図のｇ端子に与えられることに
よって、ブロードタイプシステムもまたリセットがかか
Ｄ、Ｍと同時にリセットされる。
らの入力信号が常に論理ｌに保たれるのでＧｌの出力ラ
インであるＬｌも常に論理ｌである。このと＠Ｃ端子に
エミュレータ自身が制御するコントロールリセット信号
がアクティブ（ａＣ−ｔｊｖｅ）Ｌｏｗ とする信号を
加えれば、Ｇ２のＡＮＤ回路を通してＬ２をアクティブ
Ｌｏｗとし、エミュレーションＣＰＵＭをリセット状態
とする。但しエミュレータョｙＣＰＵのリセット入力は
アクティブＬｏｗとする。一方、ブロードタイプシステ
ムは、オープンコレクタタイプのバッファ回路Ｂｌを通
してＣ端子の信号が第３図のｇ端子に与えられることに
よって、ブロードタイプシステムもまたリセットがかか
Ｄ、Ｍと同時にリセットされる。
本発明は以上説明したように主ミーレーショ／中だけで
なく、ブレイク中においてもエミュレーションＣＰＵ及
びターゲットシステムを同時にリセットすることができ
る。
なく、ブレイク中においてもエミュレーションＣＰＵ及
びターゲットシステムを同時にリセットすることができ
る。
第１図は従来のエミュレータのリセット回路の１例を示
す回路図、第２図は本発明による実施例図を示す回路図
、第３図はブロードタイプシステムのリセット回路の１
例図を示す回路図である。 Ｇｌ・・・・・・ＯＲ回路、Ｇ２・・・・・・ＡＮＤ回
路、Ｂｌ・・・・・・オープンコレクタ・バッファ回路
、 Ｍ・・・・：・マイクロコンピュータ、ａ・・・・
・・ブロードタイプシステムのリセット信号入力端子、
ｂ・・・・・・エミュレータがブレイク中は論理１に、
エミュレーション中は論理０となる信号の入力端子、Ｃ
・・・・・・エミュレータ自身が制御するコントロール
リセット信号入力端子、Ｌｌ・・・・・・Ｇｌの出力ラ
イン、Ｌ２・・・・・・Ｇ２の出力ライン、ｆ・・・・
・・エミュレータのリセット信号出力端子、ｇ・・・・
・・ｆを接続するポイント、ＳＷ・・・・・・スイッチ
、１（ｌ・・・・・・抵抗器、Ｄｌ・・・・・・ダイオ
ード、Ｃ１・・・・・・コンデンサー。 ′−゛、 代理人 升理士 内 原 腎″Ｉ ゛乏ワ 事１閏 茅２回 峯３ｇＪ
す回路図、第２図は本発明による実施例図を示す回路図
、第３図はブロードタイプシステムのリセット回路の１
例図を示す回路図である。 Ｇｌ・・・・・・ＯＲ回路、Ｇ２・・・・・・ＡＮＤ回
路、Ｂｌ・・・・・・オープンコレクタ・バッファ回路
、 Ｍ・・・・：・マイクロコンピュータ、ａ・・・・
・・ブロードタイプシステムのリセット信号入力端子、
ｂ・・・・・・エミュレータがブレイク中は論理１に、
エミュレーション中は論理０となる信号の入力端子、Ｃ
・・・・・・エミュレータ自身が制御するコントロール
リセット信号入力端子、Ｌｌ・・・・・・Ｇｌの出力ラ
イン、Ｌ２・・・・・・Ｇ２の出力ライン、ｆ・・・・
・・エミュレータのリセット信号出力端子、ｇ・・・・
・・ｆを接続するポイント、ＳＷ・・・・・・スイッチ
、１（ｌ・・・・・・抵抗器、Ｄｌ・・・・・・ダイオ
ード、Ｃ１・・・・・・コンデンサー。 ′−゛、 代理人 升理士 内 原 腎″Ｉ ゛乏ワ 事１閏 茅２回 峯３ｇＪ
Claims (1)
- マイクロコンピュータを用いたブロードタイプシステム
の開発装置において、目的とするプログラムを実行する
マイクロコンピュータがリセット入力に対するリセット
出力をもたないものを用いた場合において、このマイク
ロコンピュータを制御するために開発装置が発するリセ
ット信号をブロードタイプシステムにオープンコレクタ
タイプの論理ゲート回路を通して出力することを特徴と
するリセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19187283A JPS6083145A (ja) | 1983-10-14 | 1983-10-14 | マイクロコンピユ−タのエミユレ−タにおけるリセツト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19187283A JPS6083145A (ja) | 1983-10-14 | 1983-10-14 | マイクロコンピユ−タのエミユレ−タにおけるリセツト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083145A true JPS6083145A (ja) | 1985-05-11 |
Family
ID=16281876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19187283A Pending JPS6083145A (ja) | 1983-10-14 | 1983-10-14 | マイクロコンピユ−タのエミユレ−タにおけるリセツト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083145A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56149660A (en) * | 1980-04-23 | 1981-11-19 | Hitachi Ltd | Composite computer system |
-
1983
- 1983-10-14 JP JP19187283A patent/JPS6083145A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56149660A (en) * | 1980-04-23 | 1981-11-19 | Hitachi Ltd | Composite computer system |
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