JPS59177240U - 出力回路 - Google Patents

出力回路

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JPS59177240U
JPS59177240U JP7066883U JP7066883U JPS59177240U JP S59177240 U JPS59177240 U JP S59177240U JP 7066883 U JP7066883 U JP 7066883U JP 7066883 U JP7066883 U JP 7066883U JP S59177240 U JPS59177240 U JP S59177240U
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JP
Japan
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output
circuit
output circuit
control
buffers
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Application number
JP7066883U
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English (en)
Inventor
市田　憲治
Original Assignee
日本電気株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図、第２図は本考案の一実施例の回路図で、第２図
はブロック図、第１図は第２図中の出力バッファの詳細
回路図である。 図において、１．２・・回出力トランジスタ、３゜４・
・・・・・ＮＯＲ回路、５・・・・・・インバータ、２
１〜２８・・・・・・出力バッファ、２９〜３２・・間
遅延回路、Ｃ，Ｃ，’　１〜Ｃ’４・・・・・・制御信
号、Ｓ・・曲データ信号、０・・・・・・出力、Ｓ・・
・・・・データ入力端子、Ｃ・曲・制御端子、０・・・
・・・出力端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 出力フローティング状態を制御する制御回路を含む複数
    の出力バッファを有する出力回路において、前記複数の
    出力バッファのうち少なくとも一つの出力バッファの前
    記制御回路の制御信号を遅延回路を介して印加すること
    により、他の出力バッファの制御回路の制御信号と異な
    る遅延時間を有するようにしたことを特徴とする出力回
    路。
JP7066883U 1983-05-12 1983-05-12 出力回路 Pending JPS59177240U (ja)

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JP7066883U JPS59177240U (ja) 1983-05-12 1983-05-12 出力回路

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JP7066883U JPS59177240U (ja) 1983-05-12 1983-05-12 出力回路

Publications (1)

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JPS59177240U true JPS59177240U (ja) 1984-11-27

Family

ID=30200818

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7066883U Pending JPS59177240U (ja) 1983-05-12 1983-05-12 出力回路

Country Status (1)

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JP (1) JPS59177240U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07140208A (ja) * 1993-11-17 1995-06-02 Nec Corp 半導体集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07140208A (ja) * 1993-11-17 1995-06-02 Nec Corp 半導体集積回路

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