JPS58170100U - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS58170100U JPS58170100U JP6672982U JP6672982U JPS58170100U JP S58170100 U JPS58170100 U JP S58170100U JP 6672982 U JP6672982 U JP 6672982U JP 6672982 U JP6672982 U JP 6672982U JP S58170100 U JPS58170100 U JP S58170100U
- Authority
- JP
- Japan
- Prior art keywords
- block
- memory
- signal
- placement
- matching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図は本考案の1実施例に係るメモリ装置を示すブロ
ック回路図、第2図aは第1図のメモリ装置に用いられ
ている二重配置防止回路の具体的構成を示す電気回路図
、そして第2図すは第2図aの回路の動作を示す説明図
である。 1.2.3・・・メモリブロック、4.・5.6・・・
配置アドレス設定回路、7・・・二重配置防止回路、8
゜9.10・・・ノアゲート、11.12.13・・・
アンドゲート。
ック回路図、第2図aは第1図のメモリ装置に用いられ
ている二重配置防止回路の具体的構成を示す電気回路図
、そして第2図すは第2図aの回路の動作を示す説明図
である。 1.2.3・・・メモリブロック、4.・5.6・・・
配置アドレス設定回路、7・・・二重配置防止回路、8
゜9.10・・・ノアゲート、11.12.13・・・
アンドゲート。
Claims (1)
- ブロック選択信号によって選択される複数のメモリブロ
ック、メモリ装置に入力されたアドレス入力信号の内メ
モリブロックを指定するブロック指定アドレス信号と予
め各メモリブロックごとに設定された配置アドレ、<7
とを比較して両者が一致した場合に各メモリプ吊ツク対
応に一致信号を出力する配置アドレス設定回路、および
該配置アドレス設定回路から1つの一致信号のみが出力
された場合には該一致信号に対応するメモリブロックに
ブロック選択信号を入力し、同時に2つ以上の一致信号
が出力された場合に1ますべてのメモリブロックに供給
されるブロック選択信号を遮断する二重配置防止回路を
具備することを特徴とするメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6672982U JPS58170100U (ja) | 1982-05-10 | 1982-05-10 | メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6672982U JPS58170100U (ja) | 1982-05-10 | 1982-05-10 | メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58170100U true JPS58170100U (ja) | 1983-11-12 |
Family
ID=30076590
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6672982U Pending JPS58170100U (ja) | 1982-05-10 | 1982-05-10 | メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58170100U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61267845A (ja) * | 1985-03-12 | 1986-11-27 | ピツトネイ・ボウズ・インコ−ポレ−テツド | 不揮発メモリ安全回路を有する郵便料金計 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4850646A (ja) * | 1971-10-26 | 1973-07-17 | ||
JPS56127999A (en) * | 1980-03-07 | 1981-10-07 | Fujitsu Ltd | Memory error detecting system |
-
1982
- 1982-05-10 JP JP6672982U patent/JPS58170100U/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4850646A (ja) * | 1971-10-26 | 1973-07-17 | ||
JPS56127999A (en) * | 1980-03-07 | 1981-10-07 | Fujitsu Ltd | Memory error detecting system |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61267845A (ja) * | 1985-03-12 | 1986-11-27 | ピツトネイ・ボウズ・インコ−ポレ−テツド | 不揮発メモリ安全回路を有する郵便料金計 |
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