JPS59100349U - メモリ制御機構 - Google Patents
メモリ制御機構Info
- Publication number
- JPS59100349U JPS59100349U JP20153782U JP20153782U JPS59100349U JP S59100349 U JPS59100349 U JP S59100349U JP 20153782 U JP20153782 U JP 20153782U JP 20153782 U JP20153782 U JP 20153782U JP S59100349 U JPS59100349 U JP S59100349U
- Authority
- JP
- Japan
- Prior art keywords
- storage section
- control mechanism
- output device
- memory control
- data input
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図は従来の記憶装置制御機構の構成図、第2図は本
考案の実施例構成図である。 CPTJ、プロセッサ、Ml:主メモリ、M2:補助メ
モリ、L、 I2−入出力装置、SC:バス切換回路
、BS、、 BS2:ドライバ・レシーバ回路。
考案の実施例構成図である。 CPTJ、プロセッサ、Ml:主メモリ、M2:補助メ
モリ、L、 I2−入出力装置、SC:バス切換回路
、BS、、 BS2:ドライバ・レシーバ回路。
Claims (1)
- プロセッサおよびデータ入出力装置との間で授受される
データを格納する第1の記憶部および第2の記憶部とを
有し、該第1および第2の記憶部を共通のデータパスラ
インを介して前記ブロモジ゛ サおよびデータ入出
力装置に切換接続するべく接続切換回路を設け、該接続
切換回路により前記第1の記憶部又は第2の記憶部を前
記共通のデータバスラインを介して前記プロセッサおよ
び前記データ入出力装置に接続するようにしたことを特
徴とするメモリ制御機構。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20153782U JPS59100349U (ja) | 1982-12-24 | 1982-12-24 | メモリ制御機構 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20153782U JPS59100349U (ja) | 1982-12-24 | 1982-12-24 | メモリ制御機構 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59100349U true JPS59100349U (ja) | 1984-07-06 |
Family
ID=30427031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20153782U Pending JPS59100349U (ja) | 1982-12-24 | 1982-12-24 | メモリ制御機構 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59100349U (ja) |
-
1982
- 1982-12-24 JP JP20153782U patent/JPS59100349U/ja active Pending
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