JPS6214536U - - Google Patents
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- Publication number
- JPS6214536U JPS6214536U JP10443285U JP10443285U JPS6214536U JP S6214536 U JPS6214536 U JP S6214536U JP 10443285 U JP10443285 U JP 10443285U JP 10443285 U JP10443285 U JP 10443285U JP S6214536 U JPS6214536 U JP S6214536U
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- address
- bus
- data
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Description
第１図はこの考案の一実施例を示すブロツク図
、第２図は従来の記憶装置を示すブロツク図であ
る。 ７は第１のメモリ、８は第２のメモリ、９は第
１のアドレスバス、１０は第２のアドレスバス、
１１は第１のデータバス、１２は第２のデータバ
ス、１９はゲート回路、２０はセレクタ。尚、各
図中同一符号は同一又は相当部分を示す。
、第２図は従来の記憶装置を示すブロツク図であ
る。 ７は第１のメモリ、８は第２のメモリ、９は第
１のアドレスバス、１０は第２のアドレスバス、
１１は第１のデータバス、１２は第２のデータバ
ス、１９はゲート回路、２０はセレクタ。尚、各
図中同一符号は同一又は相当部分を示す。
Claims (1)
- 第１のメモリ、この第１のメモリと同様に構成
された第２のメモリ、上記第１のメモリへ入出力
するデータを伝送する第１のデータバス、上記第
２のメモリへ入出力するデータを伝送する第２の
データバス、上記第１のメモリヘアクセスするア
ドレス信号を伝送する第１のアドレスバス、上記
第２のメモリへアクセスするアドレス信号を伝送
する第２のアドレスバス、上記第１のメモリ及び
上記第２のメモリへ同一の書込み制御信号を並列
に入力する手段、上記第１のメモリ及び第２のメ
モリへの書込みを実行するときに限り上記第１の
アドレスバス上のアドレス信号を上記第２のメモ
リにも入力するよう切換を行うセレクタ、上記書
込みを実行するときに限り上記第１のデータバス
上の信号を上記第２のデータバスに接続するゲー
ト回路を備えた記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10443285U JPS6214536U (ja) | 1985-07-09 | 1985-07-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10443285U JPS6214536U (ja) | 1985-07-09 | 1985-07-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6214536U true JPS6214536U (ja) | 1987-01-28 |
Family
ID=30977922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10443285U Pending JPS6214536U (ja) | 1985-07-09 | 1985-07-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214536U (ja) |
-
1985
- 1985-07-09 JP JP10443285U patent/JPS6214536U/ja active Pending
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