JPS62149220A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS62149220A JPS62149220A JP60289423A JP28942385A JPS62149220A JP S62149220 A JPS62149220 A JP S62149220A JP 60289423 A JP60289423 A JP 60289423A JP 28942385 A JP28942385 A JP 28942385A JP S62149220 A JPS62149220 A JP S62149220A
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- JP
- Japan
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- polarity
- signal
- output
- circuit
- active
- Prior art date
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- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体デバイスいわゆる集積回路に関し、特に
入力信号のアクティブ極性を記憶することにより、その
記憶内容に応じて入力信号の極性を判定する機能を備え
た集積回路に関する。
入力信号のアクティブ極性を記憶することにより、その
記憶内容に応じて入力信号の極性を判定する機能を備え
た集積回路に関する。
従来、集積回路において入力信号のアクティブ極性は、
論理レベルの７・イ（Ｈｉｇｈ）（以下「１」と記す）
またはロー（Ｌｏｗ）（以下「０」と記す）の一方に固
定されているのが通常である。
論理レベルの７・イ（Ｈｉｇｈ）（以下「１」と記す）
またはロー（Ｌｏｗ）（以下「０」と記す）の一方に固
定されているのが通常である。
しかし、上述した従来の「１」またはｒＯＪの一方に固
定する方式では、外部の接続先の集積回路または回路の
アクティブとなる出力信号の極性により反転を要する場
合がア）、その場合集積回路と集積回路または回路の間
に極性反転用のインバート機能を有する集積回路が余分
に必要となるという欠点がある。
定する方式では、外部の接続先の集積回路または回路の
アクティブとなる出力信号の極性により反転を要する場
合がア）、その場合集積回路と集積回路または回路の間
に極性反転用のインバート機能を有する集積回路が余分
に必要となるという欠点がある。
本発明は上記のような問題点を解消するためになされた
もので、その基本的な構成は、外部よ多入力する入力信
号のアクティブ極性を記憶する回路と、その記憶内容に
応じた入力信号の極性判定回路とを有することを特徴と
する。
もので、その基本的な構成は、外部よ多入力する入力信
号のアクティブ極性を記憶する回路と、その記憶内容に
応じた入力信号の極性判定回路とを有することを特徴と
する。
本発明の集積回路は、入力信号のアクティブ極性を記憶
することにより、接続先の出力信号の極性がアクティブ
なのか、ノンアクティブなのかを判定することができる
。
することにより、接続先の出力信号の極性がアクティブ
なのか、ノンアクティブなのかを判定することができる
。
次に１本発明について図面を参照して説明する。
図は本発明の一実施例による集積回路を示す回路図であ
る。同図において、１および２は入力端子、３は３ステ
ートバツフア、４はＤタイプフリップ７０ツブ（ＦＦ）
である。また、５はイクスク）ｖシブノア（ｅｘｃｌｕ
ｓｉｖｅ ｎｏｒ ）回路、６〜９は接続線、１０は入
力端子１に入力した信号線を本来の入力回路に接続する
接続線であシ、−例として接続線１０の信号がアクティ
ブハイの極性を持ち、入力端子はマイクロプロセッサ（
図示せず）が制御を受けるシステムバスに、入力端子２
はマイクロプロセッサを含む全体のリセット信号と接続
されセフティブローのパルス性の信号が入力される場合
の動作について説明する。
る。同図において、１および２は入力端子、３は３ステ
ートバツフア、４はＤタイプフリップ７０ツブ（ＦＦ）
である。また、５はイクスク）ｖシブノア（ｅｘｃｌｕ
ｓｉｖｅ ｎｏｒ ）回路、６〜９は接続線、１０は入
力端子１に入力した信号線を本来の入力回路に接続する
接続線であシ、−例として接続線１０の信号がアクティ
ブハイの極性を持ち、入力端子はマイクロプロセッサ（
図示せず）が制御を受けるシステムバスに、入力端子２
はマイクロプロセッサを含む全体のリセット信号と接続
されセフティブローのパルス性の信号が入力される場合
の動作について説明する。
しかして、入力端子２にリセット信号が加えられると、
この接続線子を介して入力端子２に加えられたリセット
信号により３ステートバッファ３がオン状態となるため
、入力端子１の信号が接続線６および８を介してＤタイ
プフリップ７０ツブ４のデータとして入力きれる。その
とき、上記リセット信号がＤタイプフリップフロップ４
のクロックとしても供給されているため、その立上りで
ラッチされ、入力端子１のノンアクティブ極性が「１」
のときＤタイプフリップフロップ４の出力は「１」に、
「０」のときその出力は「０」となる。
この接続線子を介して入力端子２に加えられたリセット
信号により３ステートバッファ３がオン状態となるため
、入力端子１の信号が接続線６および８を介してＤタイ
プフリップ７０ツブ４のデータとして入力きれる。その
とき、上記リセット信号がＤタイプフリップフロップ４
のクロックとしても供給されているため、その立上りで
ラッチされ、入力端子１のノンアクティブ極性が「１」
のときＤタイプフリップフロップ４の出力は「１」に、
「０」のときその出力は「０」となる。
そして、リセット完了後、Ｄタイプフリップ７０ツブ４
の出力が接続線９を介して、入力端子１の入力信号が接
続線６を介してイクスクルシブノア回路５に入力される
ため、排他的論理和かとられた後、入力信号の極性が反
転され、リセット時記憶済みのノンアクティブ極性に関
する情報と不一致の場合のみ接続線１０の信号が「１」
すなわちアクティブ極性を示し、接続先入力回路のアク
ティブ動作を促すことになる。
の出力が接続線９を介して、入力端子１の入力信号が接
続線６を介してイクスクルシブノア回路５に入力される
ため、排他的論理和かとられた後、入力信号の極性が反
転され、リセット時記憶済みのノンアクティブ極性に関
する情報と不一致の場合のみ接続線１０の信号が「１」
すなわちアクティブ極性を示し、接続先入力回路のアク
ティブ動作を促すことになる。
なお、上述の実施例では、外部より入力する入力信号の
アクティブ極性を記憶する回路およびその記憶内容に応
じた入力信号の極性を判定する回路としてそれぞれＤタ
イプ７リツブフロツブおよびイクスクルシブノア回路を
用いた場合について示したが、本発明はこれに限定され
るものではなく、それと同等の機能をもつ任意の論理回
路または素子にて置き換えることができる。
アクティブ極性を記憶する回路およびその記憶内容に応
じた入力信号の極性を判定する回路としてそれぞれＤタ
イプ７リツブフロツブおよびイクスクルシブノア回路を
用いた場合について示したが、本発明はこれに限定され
るものではなく、それと同等の機能をもつ任意の論理回
路または素子にて置き換えることができる。
以上説明したように本発明の集積回路は、入力信号のア
クティブ極性を記憶することにより、接続先出力信号の
極性がアクティブなのかノンアクティブなのかを判定す
ることができるので、極性反転用のインバート機能を持
つ論理回路または素子を不要にできる効果がある。
クティブ極性を記憶することにより、接続先出力信号の
極性がアクティブなのかノンアクティブなのかを判定す
ることができるので、極性反転用のインバート機能を持
つ論理回路または素子を不要にできる効果がある。
図は本発明の一実施例を示す回路図である。
１・・・・入力端子、２・・・・入力端子、３・・・拳
３ステートバッファ、４・・・・Ｄタイプフリップフロ
ップ、５・・−・イクスクルシブノア回路、６〜９・・
・・接続線、１０・争・・入力信号接続線。
３ステートバッファ、４・・・・Ｄタイプフリップフロ
ップ、５・・−・イクスクルシブノア回路、６〜９・・
・・接続線、１０・争・・入力信号接続線。
Claims (1)
- 入力信号のアクティブ極性に係わる情報を記憶する記憶
回路と、その情報を外部より設定可能とするための設定
回路と、上記記憶した情報に基づき入力信号のアクティ
ブ極性を判定する判定回路とを有することを特徴とする
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60289423A JPS62149220A (ja) | 1985-12-24 | 1985-12-24 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60289423A JPS62149220A (ja) | 1985-12-24 | 1985-12-24 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62149220A true JPS62149220A (ja) | 1987-07-03 |
Family
ID=17743048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60289423A Pending JPS62149220A (ja) | 1985-12-24 | 1985-12-24 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62149220A (ja) |
-
1985
- 1985-12-24 JP JP60289423A patent/JPS62149220A/ja active Pending
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