JPH0197016A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0197016A JPH0197016A JP62253791A JP25379187A JPH0197016A JP H0197016 A JPH0197016 A JP H0197016A JP 62253791 A JP62253791 A JP 62253791A JP 25379187 A JP25379187 A JP 25379187A JP H0197016 A JPH0197016 A JP H0197016A
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- Japan
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- signal
- input
- semiconductor integrated
- integrated circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000010586 diagram Methods 0.000 description 8
- 238000004549 pulsed laser deposition Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
パワー・ダウン・モードを必要とする論理回路、例えば
プログラム可能な論理回路を有する半導体集積回路装置
の改良に関し、 半導体集積回路装置に於ける全ての或いは一部の入力ピ
ン或いは入出力ピンをパワー・ダウン・コントロール信
号を入力することができるチップ・イネーブル端子とし
て使用できるようにし、パワー・ダウン・コントロール
専用端子を設けなくても、パワー・ダウン・モードを確
実に選択できるようにすることを目的とし、 各ピンをチップ・イネーブル端子として指定するピン・
セレクト信号を発生する不揮発性記憶素子と、該不揮発
性記憶素子からのピン・セレクト信号に基づきピンから
の入力信号を積項発生回路に接続するか否かを選択する
回路と、該選択回路からのチップ・イネーブル信号の論
理積を採って半導体集積回路装置に対するパワー・ダウ
ン・コントロールの為のチップ・イネーブル信号を発生
させる積項発生回路とを備えてなるように構成する。
プログラム可能な論理回路を有する半導体集積回路装置
の改良に関し、 半導体集積回路装置に於ける全ての或いは一部の入力ピ
ン或いは入出力ピンをパワー・ダウン・コントロール信
号を入力することができるチップ・イネーブル端子とし
て使用できるようにし、パワー・ダウン・コントロール
専用端子を設けなくても、パワー・ダウン・モードを確
実に選択できるようにすることを目的とし、 各ピンをチップ・イネーブル端子として指定するピン・
セレクト信号を発生する不揮発性記憶素子と、該不揮発
性記憶素子からのピン・セレクト信号に基づきピンから
の入力信号を積項発生回路に接続するか否かを選択する
回路と、該選択回路からのチップ・イネーブル信号の論
理積を採って半導体集積回路装置に対するパワー・ダウ
ン・コントロールの為のチップ・イネーブル信号を発生
させる積項発生回路とを備えてなるように構成する。
本発明は、パワー・ダウン・モードを必要とする論理回
路、例えばプログラム可能な論理回路を有する半導体集
積回路装置の改良に関する。
路、例えばプログラム可能な論理回路を有する半導体集
積回路装置の改良に関する。
一般に、多数のメモリ・デバイスや論理デバイスを搭載
した半導体集積回路装置に於いては、それ等デバイスが
消費する電力を節減する為、使われていないデバイスに
は信号を送って低消費電力モード、即ち、パワー・ダウ
ン・モードにすることが行われている。
した半導体集積回路装置に於いては、それ等デバイスが
消費する電力を節減する為、使われていないデバイスに
は信号を送って低消費電力モード、即ち、パワー・ダウ
ン・モードにすることが行われている。
ところで、プログラム可能な論理デバイス（ｐｒｏｇｒ
ａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ：ＰＬ
Ｄ）は、一般に消費電力が大きく、例えば、０ＭＯ３（
ｃ ｏｍｐ ｌ ｅｍｅ ｎ ｔ ａ ｒ ｙｍｅｔａ
ｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔ ｏ ｒ
）を用いたものであっても１００ （ｍＷ）程度、或い
は、それ以上であり、そして、バイポーラ・トランジス
タを用いたものでは２００（ｍＷ〕程度、或いは、それ
以上を消費する。
ａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ：ＰＬ
Ｄ）は、一般に消費電力が大きく、例えば、０ＭＯ３（
ｃ ｏｍｐ ｌ ｅｍｅ ｎ ｔ ａ ｒ ｙｍｅｔａ
ｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔ ｏ ｒ
）を用いたものであっても１００ （ｍＷ）程度、或い
は、それ以上であり、そして、バイポーラ・トランジス
タを用いたものでは２００（ｍＷ〕程度、或いは、それ
以上を消費する。
従って、そのようなＰＬＤを前記半導体集積回路装置に
搭載する場合、パワー・ダウン・モードが必要である。
搭載する場合、パワー・ダウン・モードが必要である。
従来、ＰＬＤに於けるパワー・ダウン・モードへの切り
替え手段として、該ＰＬＤに外部から信号が入力されて
いない状態、即ち、静止状態になった際にパワー・ダウ
ン・モードに自動的に切り替わるようにすることが知ら
れている（要すれば、ｒＮｏｖｅｌ Ｃ１ｒｃｕｉｔ
Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｚｅｒｏ−Ｐ
ｏｗｅｒ ２５−ｎｓ ０ＭＯ３Ｅｒａｓａｂｌｅ
Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅ
ｖｉｃｅｓ；ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ
５ＯＬＩＤＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、 Ｖ
ｏｌ、５Ｃ−２１，Ｎｏ、５．０ＣＴＯＢＥＲ１９８６
Ｊ、を参照）。また、半導体集積回路装置にパワー・ダ
ウン・コントロール専用端子を設定し、そこに信号が入
力された場合にはパワー・ダウンが行われるようにする
ことも勿論可能である。
替え手段として、該ＰＬＤに外部から信号が入力されて
いない状態、即ち、静止状態になった際にパワー・ダウ
ン・モードに自動的に切り替わるようにすることが知ら
れている（要すれば、ｒＮｏｖｅｌ Ｃ１ｒｃｕｉｔ
Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｚｅｒｏ−Ｐ
ｏｗｅｒ ２５−ｎｓ ０ＭＯ３Ｅｒａｓａｂｌｅ
Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅ
ｖｉｃｅｓ；ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ
５ＯＬＩＤＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、 Ｖ
ｏｌ、５Ｃ−２１，Ｎｏ、５．０ＣＴＯＢＥＲ１９８６
Ｊ、を参照）。また、半導体集積回路装置にパワー・ダ
ウン・コントロール専用端子を設定し、そこに信号が入
力された場合にはパワー・ダウンが行われるようにする
ことも勿論可能である。
例えば、ＥＦＲＯＭ（ｅｒａｓａｂｌｅ ａｎｄ
ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ
ｍｅｍｏｒｙ）やＳＲＡＭ（ｓｔａｔｉｃｒａｎｄｏ
ｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＲＡＭ）
に於いて、パワー・ダウンとは、デバイスの不活性化を
意味し、パワー・ダウン・コントロール信号もチップ・
イネーブル信号或いはチップ・セレクト信号などと呼ば
れていて、パワー・ダウン・モードに入ると、デバイス
はパワー・ダウン・コントロール信号以外の信号は、−
切、受は付けないよう゛になっている。
ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ
ｍｅｍｏｒｙ）やＳＲＡＭ（ｓｔａｔｉｃｒａｎｄｏ
ｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＲＡＭ）
に於いて、パワー・ダウンとは、デバイスの不活性化を
意味し、パワー・ダウン・コントロール信号もチップ・
イネーブル信号或いはチップ・セレクト信号などと呼ば
れていて、パワー・ダウン・モードに入ると、デバイス
はパワー・ダウン・コントロール信号以外の信号は、−
切、受は付けないよう゛になっている。
然しなから、前記したように、静止状態になった際に自
動的にパワー・ダウン・モードに入る形式のＰＬＤでは
、論理に関係がない信号も受は付けるので、パワー・ダ
ウン・モードを維持するには、外部からの信号を全く与
えないようにする必要があり、これは簡単なようである
が大変厄介なことである。
動的にパワー・ダウン・モードに入る形式のＰＬＤでは
、論理に関係がない信号も受は付けるので、パワー・ダ
ウン・モードを維持するには、外部からの信号を全く与
えないようにする必要があり、これは簡単なようである
が大変厄介なことである。
また、同じく前記したように、パワー・ダウン・コント
ロール専用端子を設定することは、ユーザが各ピンの機
能を振り分ける際のフレキシビリティが低下するので好
ましくない。
ロール専用端子を設定することは、ユーザが各ピンの機
能を振り分ける際のフレキシビリティが低下するので好
ましくない。
本発明は、半導体集積回路装置に於ける全ての或いは一
部の入力ピン或いは入出力ピンをパワー・ダウン・コン
トロール信号を入力することができるチップ・イネーブ
ル端子として使用できるようにし、パワー・ダウン・コ
ントロール専用端子を設けなくても、パワー・ダウン・
モードを確実に選択できるようにする。
部の入力ピン或いは入出力ピンをパワー・ダウン・コン
トロール信号を入力することができるチップ・イネーブ
ル端子として使用できるようにし、パワー・ダウン・コ
ントロール専用端子を設けなくても、パワー・ダウン・
モードを確実に選択できるようにする。
本発明に依る半導体集積回路装置に於いては、各ピンを
チップ・イネーブル端子として指定するピン・セレクト
信号を発生する不揮発性記憶素子と、該不揮発性記憶素
子からのピン・セレクト信号に基づきピンからの入力信
号を積項発生回路に接続するか否かを選択する回路と、
該選択回路からのチップ・イネーブル信号の論理積を採
って半導体集積回路装置に対するパワー・ダウン・コン
トロールの為のチップ・イネーブル信号を発生させる積
項発生回路とを備えている。
チップ・イネーブル端子として指定するピン・セレクト
信号を発生する不揮発性記憶素子と、該不揮発性記憶素
子からのピン・セレクト信号に基づきピンからの入力信
号を積項発生回路に接続するか否かを選択する回路と、
該選択回路からのチップ・イネーブル信号の論理積を採
って半導体集積回路装置に対するパワー・ダウン・コン
トロールの為のチップ・イネーブル信号を発生させる積
項発生回路とを備えている。
前記手段を採ることに依り、半導体集積回路装置に於け
る何れのピンもパワー・ダウン・コントロール信号を入
力することが可能なチップ・イネーブル端子として用い
ることができ、そして、各ピンからの入力信号の内、−
本でもディセーブルがあればパワー・ダウン・モードに
入れることが可能であり、その場合、全てのピンに入力
信号が入らないようにすることなどは全く不要であり、
そして、当然のことながら、パワー・ダウン・コントロ
ール信号を入力する専用のピンを設けることも不要であ
る。
る何れのピンもパワー・ダウン・コントロール信号を入
力することが可能なチップ・イネーブル端子として用い
ることができ、そして、各ピンからの入力信号の内、−
本でもディセーブルがあればパワー・ダウン・モードに
入れることが可能であり、その場合、全てのピンに入力
信号が入らないようにすることなどは全く不要であり、
そして、当然のことながら、パワー・ダウン・コントロ
ール信号を入力する専用のピンを設けることも不要であ
る。
第１図は本発明一実施例を説明する為の要部説明図を表
している。
している。
図に於いて、Ｔ１゜は入出力ピン、Ｇ１乃至Ｇｌｌはゲ
ート、Ｓはピン・セレクト信号、丁は負論理のピン・セ
レクト信号、ＳＬはゲートＧ５に対する制御信号、ＳＨ
はゲートＧ６に対する制御信号、Ｐはポラリティ信号、
百丁は負論理の出力イネーブル信号、ＩＥは入力イネー
ブル信号をそれぞれ示している。
ート、Ｓはピン・セレクト信号、丁は負論理のピン・セ
レクト信号、ＳＬはゲートＧ５に対する制御信号、ＳＨ
はゲートＧ６に対する制御信号、Ｐはポラリティ信号、
百丁は負論理の出力イネーブル信号、ＩＥは入力イネー
ブル信号をそれぞれ示している。
本発明に依る半導体集積回路装置に於いては、このよう
な回路を全ての入力ビン或いは入出力ピンに付加する。
な回路を全ての入力ビン或いは入出力ピンに付加する。
但し、図示の回路は入出力ピン用であり、入力ピン用の
回路では、ゲートＧｌ及びＧ３がない。
回路では、ゲートＧｌ及びＧ３がない。
本実施例に於ける前記各部分或いは各信号などの機能は
次の通りである。
次の通りである。
ゲートＧ１は出力用スリー・ステート・バッファ回路を
なし、また、ゲートＧ２は入力ゲートであり、通常の入
出力ピン構成に比較するとゲートＧ３乃至Ｇｌｌが新た
に付加されたものである。
なし、また、ゲートＧ２は入力ゲートであり、通常の入
出力ピン構成に比較するとゲートＧ３乃至Ｇｌｌが新た
に付加されたものである。
全ての入出力ピンは、ハイ・レベル（“Ｈ”レベル）の
ピン・セレクト信号Ｓが人力されることで、チップ・イ
ネーブル・コントロール端子として指定される。
ピン・セレクト信号Ｓが人力されることで、チップ・イ
ネーブル・コントロール端子として指定される。
ポラリティ信号Ｐはチップ・イネーブル信号が正論理で
あるか負論理であるかを決める。即ち、ポラリティ信号
Ｐが“Ｈ”レベルであれば、ＳＬ二コロ−レベル（“Ｌ
″レベル、ＳＨ＝“Ｌ″レベルなり、ゲー１−０５が活
性化された入力ゲートとして動作し、正論理を取り扱う
ことが決定される。また、ポラリティ信号Ｐが“Ｌ”レ
ベルであれば、ゲートＧ６が活性化された入力ゲートと
して動作し、負論理を取り扱うことが決定される。尚、
何れの場合に於いても、ピン・セレクト信号Ｓは“Ｈ”
レベルであるとする。
あるか負論理であるかを決める。即ち、ポラリティ信号
Ｐが“Ｈ”レベルであれば、ＳＬ二コロ−レベル（“Ｌ
″レベル、ＳＨ＝“Ｌ″レベルなり、ゲー１−０５が活
性化された入力ゲートとして動作し、正論理を取り扱う
ことが決定される。また、ポラリティ信号Ｐが“Ｌ”レ
ベルであれば、ゲートＧ６が活性化された入力ゲートと
して動作し、負論理を取り扱うことが決定される。尚、
何れの場合に於いても、ピン・セレクト信号Ｓは“Ｈ”
レベルであるとする。
ピン・セレクト信号Ｓが“Ｌ”レベルであると、ＳＬ＝
“Ｈ”レベル、ＳＨ＝”Ｌ″レベルなり、ゲー１−Ｇ５
及びＧ６は入力禁止状態となり、通常の入力或いは入出
力モードとなる。
“Ｈ”レベル、ＳＨ＝”Ｌ″レベルなり、ゲー１−Ｇ５
及びＧ６は入力禁止状態となり、通常の入力或いは入出
力モードとなる。
ピン・セレクト信号Ｓが“Ｈ″レベルあると、出カバソ
ファ回路であるゲー１−Ｇｌは出力禁止、入力ゲートで
あるゲートＧ２は入力禁止になり、ゲー１−Ｇ５及びＧ
６は活性化されてチップ・イネーブル用入力ゲートとし
て動作する。
ファ回路であるゲー１−Ｇｌは出力禁止、入力ゲートで
あるゲートＧ２は入力禁止になり、ゲー１−Ｇ５及びＧ
６は活性化されてチップ・イネーブル用入力ゲートとし
て動作する。
ゲートＧ５に対する制御信号ＳＬが“Ｌ”レベルである
と、ゲートＧ５はイネーブルとなり、また、ゲートＧ６
に対する制御信号ＳＨが“Ｈ”レベルであるとゲートＧ
６はイネーブルとなる。
と、ゲートＧ５はイネーブルとなり、また、ゲートＧ６
に対する制御信号ＳＨが“Ｈ”レベルであるとゲートＧ
６はイネーブルとなる。
本実施例に於いて半導体集積回路装置に対するチップ・
イネーブル信号を発生させる為の動作について説明する
。
イネーブル信号を発生させる為の動作について説明する
。
前記したところから明らかであるが、“Ｈ”レベルのピ
ン・セレクト信号Ｓが入力されていないピン、即ち、チ
ップ・イネーブル端子として選択されていないピンに於
いては、そのピンに付加された図示の回路に見られるゲ
ートＧ８から出力されるチップ・イネーブル信号は常に
“Ｈ″レベルある。また、“Ｈ”レベルのピン・セレク
ト信号Ｓが入力されチップ・イネーブル端子として選択
されたピンに於いては、チップ・イネーブル信号が入力
された場合、そのピンに付加した図示の回路に見られる
ゲートＧ８からのチップ・イネーブル信号も“Ｈ”レベ
ルになる。
ン・セレクト信号Ｓが入力されていないピン、即ち、チ
ップ・イネーブル端子として選択されていないピンに於
いては、そのピンに付加された図示の回路に見られるゲ
ートＧ８から出力されるチップ・イネーブル信号は常に
“Ｈ″レベルある。また、“Ｈ”レベルのピン・セレク
ト信号Ｓが入力されチップ・イネーブル端子として選択
されたピンに於いては、チップ・イネーブル信号が入力
された場合、そのピンに付加した図示の回路に見られる
ゲートＧ８からのチップ・イネーブル信号も“Ｈ”レベ
ルになる。
従って、各ピンに付加した図示の回路からのチップ・イ
ネーブル信号の論理積を採り、それを半導体集積回路装
置に対するチップ・イネーブル信号にすれば良い。即ち
、各ピンに付加した回路からのチップ・イネーブル信号
のうち、一つでもディセーブルが存在すればパワー・ダ
ウン・モードに入れ、半導体集積回路装置を不活性状態
にするものである。
ネーブル信号の論理積を採り、それを半導体集積回路装
置に対するチップ・イネーブル信号にすれば良い。即ち
、各ピンに付加した回路からのチップ・イネーブル信号
のうち、一つでもディセーブルが存在すればパワー・ダ
ウン・モードに入れ、半導体集積回路装置を不活性状態
にするものである。
第２図は各ピンに付加した第１図の回路に於けるゲート
Ｇ８からのチップ・イネーブル信号の論理積を採って半
導体集積回路装置に対するチップ・イネーブル信号を出
力する、所謂、積項を発生させる為の回路の要部説明図
であり、その実体は記号Ｇ１２で指示されている通常の
アンド（ＡＮＤ） ・ゲートである。
Ｇ８からのチップ・イネーブル信号の論理積を採って半
導体集積回路装置に対するチップ・イネーブル信号を出
力する、所謂、積項を発生させる為の回路の要部説明図
であり、その実体は記号Ｇ１２で指示されている通常の
アンド（ＡＮＤ） ・ゲートである。
このような積項を発生させる回路に各ピンからの入力信
号を接続するか否か、また、如何なる入力信号を接続す
るかなどは、第１図に見られる実施例に於いては、ゲー
）Ｇ５乃至Ｇｌｌの動作及びピン・セレクト信号Ｓが“
Ｈ″レベルあるか“Ｌ″レベルあるかに依存するのであ
るが、これについての基本的事項を第３図及び第４図に
見られる回路について説明する。
号を接続するか否か、また、如何なる入力信号を接続す
るかなどは、第１図に見られる実施例に於いては、ゲー
）Ｇ５乃至Ｇｌｌの動作及びピン・セレクト信号Ｓが“
Ｈ″レベルあるか“Ｌ″レベルあるかに依存するのであ
るが、これについての基本的事項を第３図及び第４図に
見られる回路について説明する。
第３図は各ピンに於ける入力信号を第２図に見られる積
項を発生させる回路に接続するか否かを決める基本とな
る回路の要部説明図であり、オア（ＯＲ）・ゲートＧ１
３の一方の入力端にはピンからの入力信号が、そして、
他方の入力端にはピン・セレクト信号Ｓが加えられるよ
うになっていて、その出力は各ピンからのチップ・イネ
ーブル信号となるものであって、第２図について説明し
た積項を発生させる回路に送られるものである。
項を発生させる回路に接続するか否かを決める基本とな
る回路の要部説明図であり、オア（ＯＲ）・ゲートＧ１
３の一方の入力端にはピンからの入力信号が、そして、
他方の入力端にはピン・セレクト信号Ｓが加えられるよ
うになっていて、その出力は各ピンからのチップ・イネ
ーブル信号となるものであって、第２図について説明し
た積項を発生させる回路に送られるものである。
さて、第３図に於いて、ピン・セレクト信号Ｓが“Ｈ”
レベルであれば、入力信号は無視されて第２図に示した
積項を発生する回路への接続は行われず、また、ピン・
セレクト信号Ｓが“Ｌ”レベルであれば、入力信号はチ
ップ・イネーブル信号として第２図の積項を発生する回
路へ接続される。
レベルであれば、入力信号は無視されて第２図に示した
積項を発生する回路への接続は行われず、また、ピン・
セレクト信号Ｓが“Ｌ”レベルであれば、入力信号はチ
ップ・イネーブル信号として第２図の積項を発生する回
路へ接続される。
第４図に見られる回路は第３図について説明した回路を
発展させた回路であって、第１図に見られるものに近く
、オア・ゲートＧ１４の系統はゲート５に、オア・ゲー
トＧ１５はゲート６に相当すると見て良い。尚、Ｓｌ及
びＳ２はピン・セレクト信号を示している。
発展させた回路であって、第１図に見られるものに近く
、オア・ゲートＧ１４の系統はゲート５に、オア・ゲー
トＧ１５はゲート６に相当すると見て良い。尚、Ｓｌ及
びＳ２はピン・セレクト信号を示している。
この回路に於いては、
ピン・セレクト信号Ｓ１＝“Ｈ″レベ
ルピンセレクト信号Ｓ２＝“Ｌ”レベルであれば、入力
信号の反転信号が積項を発生する回路へ接続され、 ピン・セレクト信号Ｓ１＝“Ｌ″レヘ ルビンセレクト信号ｓ２＝″Ｈ”Ｌ／へ７Ｌ／であれば
、入力信号の反転信号が接続され、ピン・セレクト信号
Ｓ１＝“Ｈ”レベルビン・セレクト信号Ｓ２＝“Ｈ″レ
ヘ ルあれば、何れの入力信号も接続されない。
信号の反転信号が積項を発生する回路へ接続され、 ピン・セレクト信号Ｓ１＝“Ｌ″レヘ ルビンセレクト信号ｓ２＝″Ｈ”Ｌ／へ７Ｌ／であれば
、入力信号の反転信号が接続され、ピン・セレクト信号
Ｓ１＝“Ｈ”レベルビン・セレクト信号Ｓ２＝“Ｈ″レ
ヘ ルあれば、何れの入力信号も接続されない。
本発明に於いては、ピン・セレクト信号Ｓは一部或いは
全部の各ビン毎に指定しなければならないが、ポラリテ
ィ信号Ｐは各ピン毎に独立させるか、共通にするかは任
意であり、そして、これ等ピン・セレクト信号Ｓ及びポ
ラリティ信号Ｐは半導体集積回路装置内の不揮発性記憶
素子から得るようにしている。若し、チップ・イネーブ
ル端子を選択しない場合には、半導体集積回路装置は常
に活性状態であることは勿論であり、換言すると、その
ような状態にしたければ、チップ・イネーブル端子を指
定しなくても良いのである。
全部の各ビン毎に指定しなければならないが、ポラリテ
ィ信号Ｐは各ピン毎に独立させるか、共通にするかは任
意であり、そして、これ等ピン・セレクト信号Ｓ及びポ
ラリティ信号Ｐは半導体集積回路装置内の不揮発性記憶
素子から得るようにしている。若し、チップ・イネーブ
ル端子を選択しない場合には、半導体集積回路装置は常
に活性状態であることは勿論であり、換言すると、その
ような状態にしたければ、チップ・イネーブル端子を指
定しなくても良いのである。
本発明に依る半導体集積回路装置に於いては、各ピンの
何れでも任意にチップ・イネーブル端子に選定する不揮
発性記憶素子と、その不揮発性記憶素子からのピン・セ
レクト信号に基づいて前記ピンからの入力信号を積項発
生回路に接続するか否かを決める回路と、該回路からの
出力信号の論理積を採ってチップ・イネーブル信号を送
出する積項発生回路とを備えている。
何れでも任意にチップ・イネーブル端子に選定する不揮
発性記憶素子と、その不揮発性記憶素子からのピン・セ
レクト信号に基づいて前記ピンからの入力信号を積項発
生回路に接続するか否かを決める回路と、該回路からの
出力信号の論理積を採ってチップ・イネーブル信号を送
出する積項発生回路とを備えている。
前記構成を採ることに依り、半導体集積回路装置に於け
る何れのピンもパワー・ダウン・コントロール信号を入
力することが可能なチップ・イネーブル端子として用い
ることができ、そして、各ピンからの入力信号の内、−
本でもディセーブルがあればパワー・ダウン・モードに
入れることが可能であり、その場合、全てのピンに入力
信号が入らないようにすることなどは全く不要であり、
そして、当然のことながら、パワー・ダウン・コントロ
ール信号を入力する専用のピンを設けることも不要であ
る。
る何れのピンもパワー・ダウン・コントロール信号を入
力することが可能なチップ・イネーブル端子として用い
ることができ、そして、各ピンからの入力信号の内、−
本でもディセーブルがあればパワー・ダウン・モードに
入れることが可能であり、その場合、全てのピンに入力
信号が入らないようにすることなどは全く不要であり、
そして、当然のことながら、パワー・ダウン・コントロ
ール信号を入力する専用のピンを設けることも不要であ
る。
第１図は本発明一実施例の回路を説明する要部説明図、
第２図は積項を発生する回路の要部説明図、第３図及び
第４図はピン・セレクト信号の如何に依って入力信号を
積項発生回路に接続するか否かを決める回路の要部説明
図をそれぞれ示している。 図に於いて、ＴＩＯは入出力ピン、Ｇｌ乃至Ｇｌｌはゲ
ート、Ｓはピン・セレクト信号、丁は負論理のピン・セ
レクト信号、ＳＬはゲートＧ５に対する制御信号、ＳＨ
はゲー）Ｇ６に対する制御信号、Ｐはポラリティ信号、
ＯＥは負論理の出力イネーブル信号、ＩＥは入力イネー
ブル信号をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − −実ＩＭｆｌＡの要部説明図 第１図
第２図は積項を発生する回路の要部説明図、第３図及び
第４図はピン・セレクト信号の如何に依って入力信号を
積項発生回路に接続するか否かを決める回路の要部説明
図をそれぞれ示している。 図に於いて、ＴＩＯは入出力ピン、Ｇｌ乃至Ｇｌｌはゲ
ート、Ｓはピン・セレクト信号、丁は負論理のピン・セ
レクト信号、ＳＬはゲートＧ５に対する制御信号、ＳＨ
はゲー）Ｇ６に対する制御信号、Ｐはポラリティ信号、
ＯＥは負論理の出力イネーブル信号、ＩＥは入力イネー
ブル信号をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − −実ＩＭｆｌＡの要部説明図 第１図
Claims (1)
- 【特許請求の範囲】 各ピンをチップ・イネーブル端子として指定するピン・
セレクト信号を発生する不揮発性記憶素子と、 該不揮発性記憶素子からのピン・セレクト信号に基づき
ピンからの入力信号を積項発生回路に接続するか否かを
選択する回路と、 該選択回路からのチップ・イネーブル信号の論理積を採
って半導体集積回路装置に対するパワー・ダウン・コン
トロールの為のチップ・イネーブル信号を発生させる積
項発生回路と を備えてなることを特徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253791A JPH0197016A (ja) | 1987-10-09 | 1987-10-09 | 半導体集積回路装置 |
| DE8888116619T DE3879352T2 (de) | 1987-10-09 | 1988-10-07 | Integrierte halbleiter-schaltungseinrichtung mit abschaltbetrieb des leistungsverbrauches. |
| US07/254,646 US4906862A (en) | 1987-10-09 | 1988-10-07 | Semiconductor integrated circuit device having power down mode |
| EP88116619A EP0311088B1 (en) | 1987-10-09 | 1988-10-07 | Semiconductor integrated circuit device having power down mode |
| KR1019880013136A KR910007437B1 (ko) | 1987-10-09 | 1988-10-08 | 파워 다운모드를 갖는 반도체 집적회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253791A JPH0197016A (ja) | 1987-10-09 | 1987-10-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0197016A true JPH0197016A (ja) | 1989-04-14 |
| JPH0527285B2 JPH0527285B2 (ja) | 1993-04-20 |
Family
ID=17256198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62253791A Granted JPH0197016A (ja) | 1987-10-09 | 1987-10-09 | 半導体集積回路装置 |
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| EP (1) | EP0311088B1 (ja) |
| JP (1) | JPH0197016A (ja) |
| KR (1) | KR910007437B1 (ja) |
| DE (1) | DE3879352T2 (ja) |
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| US5111079A (en) * | 1990-06-29 | 1992-05-05 | Sgs-Thomson Microelectronics, Inc. | Power reduction circuit for programmable logic device |
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| DE19944248C2 (de) * | 1999-09-15 | 2002-04-11 | Infineon Technologies Ag | Inputbuffer einer integrierten Halbleiterschaltung |
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| ITMI20041038A1 (it) * | 2004-05-25 | 2004-08-25 | St Microelectronics Srl | Dispositivo di memoria soncrono a ridotto consumo di potenza |
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|---|---|---|---|---|
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| JPS6021628A (ja) * | 1983-07-15 | 1985-02-04 | Ricoh Co Ltd | プログラマブルロジツクアレイ |
| US4612459A (en) * | 1984-05-31 | 1986-09-16 | Rca Corporation | Programmable buffer selectively settable to operate in different modes |
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| US4719598A (en) * | 1985-05-31 | 1988-01-12 | Harris Corporation | Bit addressable programming arrangement |
| JPH0778993B2 (ja) * | 1985-11-05 | 1995-08-23 | 株式会社日立製作所 | 半導体メモリ |
| US4801820A (en) * | 1986-05-02 | 1989-01-31 | Motorola, Inc. | LSI array having power down capability |
| JP2554475B2 (ja) * | 1986-09-11 | 1996-11-13 | 株式会社リコー | プログラマブル・ロジツク・デバイス |
| US4761570A (en) * | 1987-02-12 | 1988-08-02 | Harris Corporation | Programmable logic device with programmable signal inhibition and inversion means |
| US4783606A (en) * | 1987-04-14 | 1988-11-08 | Erich Goetting | Programming circuit for programmable logic array I/O cell |
| US4835414A (en) * | 1988-03-14 | 1989-05-30 | Advanced Micro Devices, Inc. | Flexible, reconfigurable terminal pin |
-
1987
- 1987-10-09 JP JP62253791A patent/JPH0197016A/ja active Granted
-
1988
- 1988-10-07 EP EP88116619A patent/EP0311088B1/en not_active Expired - Lifetime
- 1988-10-07 US US07/254,646 patent/US4906862A/en not_active Expired - Fee Related
- 1988-10-07 DE DE8888116619T patent/DE3879352T2/de not_active Expired - Fee Related
- 1988-10-08 KR KR1019880013136A patent/KR910007437B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| US4906862A (en) | 1990-03-06 |
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| EP0311088B1 (en) | 1993-03-17 |
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| EP0311088A2 (en) | 1989-04-12 |
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