以下、本発明の差動入力回路の論理表記ライブラリについて具体化した実施形態を図1乃至図12に基づき図面を参照しつつ詳細に説明する。
第1実施形態に係る論理表記ライブラリ1aを図1に、その真理値表を図2に示す。論理表記ライブラリ1aは、正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定な論理レベルである場合に、出力期待値DOUTとして不定信号が出力される論理表記ライブラリである。また論理表記ライブラリ1aは、正側論理入力信号DINPおよび負側論理入力信号DINMが、共にローレベルである場合には出力期待値DOUTがローレベルとされ、共にハイレベルである場合には出力期待値DOUTがハイレベルとされる論理表記ライブラリである。
論理表記ライブラリ1aは、第1検出論理プリミティブDPR1および出力制御論理プリミティブOPRを備える。第1検出論理プリミティブDPR1は、ノアゲートNR1、アンドゲートAD1乃至AD3、オアゲートOR1、インバータINV1乃至INV3を備える。正側論理入力信号DINPは、ノアゲートNR1、アンドゲートAD2およびAD3に入力され、またインバータINV1を介してアンドゲートAD1に入力される。負側論理入力信号DINMは、ノアゲートNR1、アンドゲートAD1およびAD3に入力され、またインバータINV2を介してアンドゲートAD2に入力される。ノアゲートNR1およびアンドゲートAD1乃至AD3の各出力は、オアゲートOR1に入力される。オアゲートOR1の出力は、インバータINV3を介して、第1検出信号IS1として出力制御論理プリミティブOPRのトライステートバッファTBFへ入力される。
出力制御論理プリミティブOPRは、トライステートバッファTBFおよびバッファBFを備える。トライステートバッファTBFには正側論理入力信号DINPが入力され、またインバータINV3の出力信号である第1検出信号IS1が制御信号として入力される。トライステートバッファTBFは、第1検出信号IS1がローレベルの際はバッファ機能を奏し、第1検出信号IS1がハイレベルの際はフローティング状態に制御される。いわゆる負アクティブ制御である。トライステートバッファTBFの出力は、バッファBFを介して出力期待値DOUTとして出力される。なお図1において、ノアゲートNR1、オアゲートOR1、インバータINV3、トライステートバッファTBF、バッファBFによって、第2論理プリミティブの一例が構成される。また、アンドゲートAD3、オアゲートOR1、インバータINV3、トライステートバッファTBF、バッファBFによって、第6論理プリミティブの一例が構成される。また、第1検出論理プリミティブDPR1と出力制御論理プリミティブOPRとによって、第1論理プリミティブの一例が構成される。また、第1検出論理プリミティブDPR1は検出論理プリミティブの一例であり、出力制御論理プリミティブOPRは出力制御論理プリミティブの一例である。
正側論理入力信号DINP、負側論理入力信号DINMが、共にローレベルである場合における論理表記ライブラリ1aの動作を、図2の真理値表を用いて説明する。トライステートバッファTBFにはローレベルの正側論理入力信号DINPが入力される。ノアゲートNR1の出力はハイレベルとされる。そしてノアゲートNR1からハイレベルの信号が入力されるため、オアゲートOR1の出力はハイレベルに確定される。よってインバータINV3でローレベルに反転された第1検出信号IS1が、トライステートバッファTBFに入力される。トライステートバッファTBFは負アクティブ制御され、ローレベルの第1検出信号IS1によってバッファ動作するため、正側論理入力信号DINPと同相のローレベル信号が、バッファBFを介して出力期待値DOUTとして出力される(図2)。
正側論理入力信号DINP、負側論理入力信号DINMが、共にハイレベルである場合を説明する。トライステートバッファTBFにはハイレベルの正側論理入力信号DINPが入力される。アンドゲートAD3の出力はハイレベルとされる。アンドゲートAD3からハイレベルの信号が入力されるため、オアゲートOR1の出力はハイレベルに確定される。よってINV3でローレベルに反転された第1検出信号IS1が、トライステートバッファTBFに入力される。トライステートバッファTBFは負アクティブ制御され、ローレベルの第1検出信号IS1によってバッファ動作するため、正側論理入力信号DINPと同相のハイレベルの信号が、バッファBFを介して出力期待値DOUTとして出力される(図2)。
正側論理入力信号DINPがローレベル、負側論理入力信号DINMがハイレベルである場合を説明する。トライステートバッファTBFにはローレベルの正側論理入力信号DINPが入力される。アンドゲートAD1の出力はハイレベルとされる。そしてアンドゲートAD1からハイレベルの信号が入力されるため、オアゲートOR1の出力はハイレベルに確定される。よってINV3でローレベルに反転された第1検出信号IS1が、トライステートバッファTBFに入力されるため、正側論理入力信号DINPと同相のローレベルの信号が、バッファBFを介して出力期待値DOUTとして出力される(図2)。
一方、正側論理入力信号DINPがハイレベル、負側論理入力信号DINMがローレベルである場合を説明する。トライステートバッファTBFにはハイレベルの正側論理入力信号DINPが入力される。アンドゲートAD2の出力はハイレベルとされる。そしてアンドゲートAD2からハイレベルの信号が入力されるため、オアゲートOR1の出力はハイレベルに確定される。よってINV3でローレベルに反転された第1検出信号IS1が、トライステートバッファTBFに入力されるため、正側論理入力信号DINPと同相のハイレベルの信号が、バッファBFを介して出力期待値DOUTとして出力される(図2)。
また、正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定な論理レベル(不定レベル)である場合の論理表記ライブラリ1aの動作を説明する。まず、正側論理入力信号DINPがローレベル、負側論理入力信号DINMが不定レベルである場合を説明する。ノアゲートNR1の出力信号は不定レベルとされる。アンドゲートAD1には、ハイレベルの信号と不定レベルの信号が入力されるため、その出力は不定レベルとされる。アンドゲートAD2およびAD3にはローレベルの正側論理入力信号DINPが入力されるため、その出力は共にローレベルに確定される。よってオアゲートOR1には不定レベルおよびローレベルの信号が入力されるため、オアゲートOR1の出力は不定レベルとされ、インバータINV3を介して出力される第1検出信号IS1も不定レベルとされる。よって出力制御論理プリミティブOPRから出力される出力期待値DOUTは不定レベルとされる(図2)。
また、正側論理入力信号DINPがハイレベル、負側論理入力信号DINMが不定レベルである場合を説明する。ノアゲートNR1およびアンドゲートAD1の出力信号は、ローレベルに確定される。アンドゲートAD2およびAD3にはハイレベルの信号と不定レベルの信号が入力されるため、出力信号は共に不定レベルとされる。よってオアゲートOR1には不定レベルおよびローレベルの信号が入力されるため、オアゲートOR1の出力およびインバータINV3を介して出力される第1検出信号IS1は不定レベルとされ、出力制御論理プリミティブOPRから出力される出力期待値DOUTは不定レベルとされる(図2)。
また、正側論理入力信号DINPが不定レベル、負側論理入力信号DINMがローレベルである場合を説明する。ノアゲートNR1の出力信号は不定レベルとされる。アンドゲートAD2には、ハイレベルの信号と不定レベルの信号が入力されるため、その出力は不定レベルとされる。アンドゲートAD1およびAD3にはローレベルの信号と不定レベルの信号が入力されるため、その出力は共にローレベルに確定される。よってオアゲートOR1には不定レベルおよびローレベルの信号が入力されるため、インバータINV3を介して出力される第1検出信号IS1は不定レベルとされ、出力制御論理プリミティブOPRから出力される出力期待値DOUTは不定レベルとされる(図2)。
また、正側論理入力信号DINPが不定レベル、負側論理入力信号DINMがハイレベルである場合を説明する。ノアゲートNR1の出力信号はローレベルとされる。アンドゲートAD1およびAD3には、ハイレベルの信号と不定レベルの信号が入力されるため、その出力は不定レベルとされる。アンドゲートAD2にはローレベルの信号と不定レベルの信号が入力されるため、その出力はローレベルに確定される。よってオアゲートOR1には不定レベルおよびローレベルの信号が入力されるため、インバータINV3を介して出力される第1検出信号IS1は不定レベルとされ、出力制御論理プリミティブOPRから出力される出力期待値DOUTは不定レベルとされる(図2)。
また正側論理入力信号DINPおよび負側論理入力信号DINMが共に不定レベルである場合には、第1検出信号IS1は不定レベルとされるため、出力制御論理プリミティブOPRから出力される出力期待値DOUTは不定レベルとされる(図2)。
よって、負側論理入力信号DINMが不定レベルの場合に、正側論理入力信号DINPのレベルに関わらず、出力期待値DOUTとして不定レベルの信号が出力される。また、正側論理入力信号DINPが不定レベルの場合に、負側論理入力信号DINMのレベルに関わらず、出力期待値DOUTとして不定レベルの信号が出力される。すなわち、第1検出論理プリミティブDPR1によって、正側論理入力信号DINPおよび負側論理入力信号DINMのうち少なくとも何れか一方が不定レベルであることが検出されることに応じて、出力制御論理プリミティブOPRは、出力期待値DOUTとして不定レベルの信号を出力する。
これにより、論理表記ライブラリ1aを使用した論理シミュレータでは、正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定レベルであり、出力期待値として不定レベルが出力されるべき場合に、不定信号を出力させることができる。更に、正側論理入力信号DINPおよび負側論理入力信号DINMが共にローレベルである場合に、ローレベルの出力期待値DOUTが出力され、また正側論理入力信号DINPおよび負側論理入力信号DINMが共にハイレベルである場合に、ハイレベルの出力期待値DOUTが出力される。よって図2の真理値表の動作を実現することができる。よって、正側論理入力信号DINPの論理レベルが出力期待値として出力されてしまう結果、負側の論理入力信号DINMが不定である場合においても、論理入力信号DINPの論理レベルが確定している場合には、出力期待値として確定された論理レベルが出力されてしまうという問題を回避することができる。よってテストパターンジェネレータによって生成された、実動作レベルに近いテストパターンにおける正しい作動入力回路動作を、本発明に係る論理シミュレータによって確認することができるため、テストデータとしての確度を向上させることが可能となる。
これにより論理表記ライブラリ1aによって、正側論理入力信号DINPおよび負側論理入力信号DINMの差動入力信号間の差電圧に基づく入出力応答に加えて、個々の差動入力信号の電圧レベルに応じた入出力応答を正しく表現することができる。そして論理表記ライブラリ1aを使用した論理シミュレーションにより、テストパターンジェネレータによって生成されるテストパターンに対し、差動入力回路に入力される差動入力信号のあらゆる組み合わせに対して、正しい出力期待値を得ることが可能となる。論理表記ライブラリ1aを適用して表現される差動入力回路としては、例えばUSBインターフェースや小振幅作動インターフェース等の仕様に合致した差動信号が入力される差動入力信号がある。
図1に示した差動入力回路の論理表記ライブラリ1aを使用した場合における、差動入力回路の試験時の電圧印加方法を図3に示す。論理表記ライブラリ1aを使用すれば、図2の真理値表に示すとおり、正側/負側の論理入力信号DINP/DINMの各々に対して、正/負の各論理レベル“0”、“1”と不定レベル“X”とを、個別に入力することができる。よって差動入力信号VIN+、VIN−のうち一方をリファレンス電圧Vrefに固定するのではなく、テストパターンジェネレータによって生成された実動作レベルに近いテストパターンに基づく差動入力信号VIN+、VIN−における正しい作動入力回路動作を、論理表記ライブラリ1aを使用した論理シミュレータによって確認することができる。すなわち図3に示すように、差動入力信号VIN+、VIN−の各々に対して個別に電圧レベルを設定することが可能となる。これにより、差動入力信号が共に所定の電圧レベルにある場合にも有意な意味を有するUSBインターフェースや小振幅作動インターフェース、その他の新たな仕様がサポートされた差動入力回路に対して、有効な試験を行うことができる。
第2実施形態に係る論理表記ライブラリ1bを図4に、その真理値表を図5に示す。論理表記ライブラリ1bは、正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定な論理レベルである場合に、出力期待値DOUTとして不定信号が出力される論理表記ライブラリである。また論理表記ライブラリ1bは、正側論理入力信号DINPおよび負側論理入力信号DINMが、共にローレベルである場合にも、共にハイレベルである場合にも、出力期待値DOUTがハイレベルとされる論理表記ライブラリである。
論理表記ライブラリ1bは、第1実施形態における第1検出論理プリミティブDPR1、出力制御論理プリミティブOPRに加えて、第1応答論理プリミティブRPR1を備える。第1応答論理プリミティブRPR1は、アンドゲートAD4乃至AD6、インバータINV4乃至INV6、オアゲートOR2を備える。正側論理入力信号DINPは、アンドゲートAD5およびAD6に入力され、またインバータINV4を介してアンドゲートAD4に入力される。負側論理入力信号DINMは、アンドゲートAD6に入力され、またインバータINV5およびINV6を介してそれぞれアンドゲートAD4およびAD5に入力される。アンドゲートAD4乃至AD6の各出力は、オアゲートOR2に入力される。オアゲートOR2からは出力期待信号OSが出力され、トライステートバッファTBFへ入力される。また、その他の構成は第1実施形態と同様であるため、ここでは説明を省略する。なお図4において、アンドゲートAD4、インバータINV4およびINV5、オアゲートOR2、トライステートバッファTBF、バッファBF、ノアゲートNR1、オアゲートOR1、インバータINV3によって第3論理プリミティブの一例が構成される。また、第1検出論理プリミティブDPR1と出力制御論理プリミティブOPRとによって、第1論理プリミティブの一例が構成される。また、第1検出論理プリミティブDPR1は検出論理プリミティブの一例であり、出力制御論理プリミティブOPRは出力制御論理プリミティブの一例であり、第1応答論理プリミティブRPR1は応答論理プリミティブの一例である。
正側論理入力信号DINP、負側論理入力信号DINMが、共にローレベルである場合における論理表記ライブラリ1bの動作を、図5の真理値表を用いて説明する。アンドゲートAD4には、インバータINV4およびINV5から共にハイレベルの信号が入力され、アンドゲートAD4の出力はハイレベルとされる。アンドゲートAD4からハイレベルの信号が入力されるため、オアゲートOR2から出力される出力期待信号OSはハイレベルに確定される。また第1実施形態と同様にして、インバータINV3から出力されたローレベルの第1検出信号IS1が、トライステートバッファTBFに入力される。よって出力期待信号OSと同相のハイレベルの信号が、バッファBFを介して出力期待値DOUTとして出力される(図5)。
正側論理入力信号DINP、負側論理入力信号DINMが、共にハイレベルである場合における論理表記ライブラリ1bの動作を説明する。アンドゲートAD6には共にハイレベルの正側論理入力信号DINP、負側論理入力信号DINM信号が入力され、アンドゲートAD6の出力はハイレベルとされる。アンドゲートAD6からハイレベルの信号が入力されるため、オアゲートOR2から出力される出力期待信号OSはハイレベルに確定される。また第1実施形態と同様にして、インバータINV3から出力されたローレベルの第1検出信号IS1が、トライステートバッファTBFに入力される。よって出力期待信号OSと同相のハイレベルの信号が、バッファBFを介して出力期待値DOUTとして出力される(図5)。
正側論理入力信号DINPがローレベル、負側論理入力信号DINMがハイレベルである場合を説明する。アンドゲートAD4乃至AD6からの出力は全てローレベルとなるため、オアゲートOR2から出力される出力期待信号OSはローレベルとされる。また第1実施形態と同様にして、インバータINV3から出力されたローレベルの第1検出信号IS1が、トライステートバッファTBFに入力される。よって出力期待信号OSと同相のローレベルの信号が、バッファBFを介して出力期待値DOUTとして出力される(図5)。
正側論理入力信号DINPがハイレベル、負側論理入力信号DINMがローレベルである場合を説明する。アンドゲートAD5の出力はハイレベルとされるため、オアゲートOR2から出力される出力期待信号OSはハイレベルに確定される。また第1実施形態と同様にして、インバータINV3から出力されたローレベルの第1検出信号IS1が、トライステートバッファTBFに入力される。よって出力期待信号OSと同相のハイレベルの信号が、バッファBFを介して出力期待値DOUTとして出力される(図5)。
なお正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定レベルである場合には、第1実施形態と同様にして、インバータINV3から出力される第1検出信号IS1は不定レベルとされる。よって出力制御論理プリミティブOPRから出力される出力期待値DOUTは不定レベルとされる(図5)。
すなわち、第1応答論理プリミティブRPR1によって、正側論理入力信号DINP、負側論理入力信号DINMの確定した所定の論理レベル(DINP、DINM)=(1、1)(0、0)(1、0)(0、1)に応じて、図5の真理値表を実現する出力期待信号OSが生成される。そして第1検出論理プリミティブDPR1が、正側論理入力信号DINP、負側論理入力信号DINMの確定した論理レベルを検出することに応じて、出力制御論理プリミティブOPRは、第1応答論理プリミティブRPR1から入力される出力期待信号OSを、出力期待値DOUTとして出力する。また第1検出論理プリミティブDPR1が、正側論理入力信号DINPおよび負側論理入力信号DINMのうち少なくとも何れか一方が不定レベルであることを検出すること応じて、出力制御論理プリミティブOPRは、不定レベルの信号を出力期待値DOUTとして出力する。
これにより、論理表記ライブラリ1bを使用した論理シミュレータでは、正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定レベルであり、出力期待値として不定レベルが出力されるべき場合に、不定信号を出力することができる。更に図5の真理値表に示すように、正側論理入力信号DINPおよび負側論理入力信号DINMが共にローレベルである場合に、ハイレベルの出力期待値DOUTが出力される動作を実現することができる。すなわち、論理表記ライブラリ1bを使用した論理シミュレータでは、テストパターンのシミュレーション時に、出力信号として不定信号が出力されるべきところ、誤って確定した出力期待値が出力される事態を防止することが可能となる。
これにより論理表記ライブラリ1bによって、正側論理入力信号DINPおよび負側論理入力信号DINMの差動入力信号間の差電圧に基づく入出力応答に加えて、個々の差動入力信号の電圧レベルに応じた入出力応答を正しく表現することができる。そして論理表記ライブラリ1bを使用した論理シミュレーションにより、テストパターンジェネレータによって生成されるテストパターンに対し、差動入力回路に入力される差動入力信号のあらゆる組み合わせに対して、正しい出力期待値を得ることが可能となる。論理表記ライブラリ1bを適用して表現される差動入力回路としては、例えばUSBインターフェースや小振幅作動インターフェース等の仕様に合致した差動信号が入力される差動入力信号がある。
第3実施形態に係る論理表記ライブラリ1cを図6に、その真理値表を図7に示す。論理表記ライブラリ1cは、正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定な論理レベルである場合に、出力期待値DOUTとして不定信号が出力される論理表記ライブラリである。また論理表記ライブラリ1cは、正側論理入力信号DINPおよび負側論理入力信号DINMが、共にローレベルである場合にも、共にハイレベルである場合にも、出力期待値DOUTがローレベルとされる論理表記ライブラリである。
論理表記ライブラリ1cは、第1実施形態における第1検出論理プリミティブDPR1、出力制御論理プリミティブOPRに加えて、第2応答論理プリミティブRPR2を備える。第2応答論理プリミティブRPR2は、アンドゲートAD7、インバータINV7を備える。正側論理入力信号DINPは、アンドゲートAD7に入力される。負側論理入力信号DINMは、インバータINV7を介してアンドゲートAD7に入力される。アンドゲートAD7からは出力期待信号OSが出力され、トライステートバッファTBFへ入力される。また、その他の構成は第1実施形態と同様であるため、ここでは説明を省略する。なお図6において、インバータINV7、アンドゲートAD7、トライステートバッファTBF、アンドゲートAD3、オアゲートOR1、インバータINV3によって第5論理プリミティブの一例が構成される。また、第1検出論理プリミティブDPR1と出力制御論理プリミティブOPRとによって、第1論理プリミティブの一例が構成される。また、第1検出論理プリミティブDPR1は検出論理プリミティブの一例であり、出力制御論理プリミティブOPRは出力制御論理プリミティブの一例であり、第2応答論理プリミティブRPR2は応答論理プリミティブの一例である。
正側論理入力信号DINP、負側論理入力信号DINMが、共にローレベルである場合における論理表記ライブラリ1cの動作を、図7の真理値表を用いて説明する。アンドゲートAD7から出力される出力期待信号OSはローレベルとされる。また第1実施形態と同様にして、インバータINV3から出力されたローレベルの第1検出信号IS1が、トライステートバッファTBFに入力される。よって出力期待信号OSと同相のローレベルの信号が、バッファBFを介して出力期待値DOUTとして出力される(図7)。
正側論理入力信号DINP、負側論理入力信号DINMが、共にハイレベルである場合における論理表記ライブラリ1cの動作を説明する。アンドゲートAD7から出力される出力期待信号OSはローレベルとされる。また第1実施形態と同様にして、インバータINV3から出力されたローレベルの第1検出信号IS1が、トライステートバッファTBFに入力される。よって出力期待信号OSと同相のローレベルの信号が、バッファBFを介して出力期待値DOUTとして出力される(図7)。
正側論理入力信号DINPがローレベル、負側論理入力信号DINMがハイレベルである場合を説明する。アンドゲートAD7から出力される出力期待信号OSはローレベルとされる。また第1実施形態と同様にして、インバータINV3から出力されたローレベルの第1検出信号IS1が、トライステートバッファTBFに入力される。よって出力期待信号OSと同相のローレベルの信号が、バッファBFを介して出力期待値DOUTとして出力される(図7)。
正側論理入力信号DINPがハイレベル、負側論理入力信号DINMがローレベルである場合を説明する。アンドゲートAD7から出力される出力期待信号OSはハイレベルとされる。また第1実施形態と同様にして、インバータINV3から出力されたローレベルの第1検出信号IS1が、トライステートバッファTBFに入力される。よって出力期待信号OSと同相のハイレベル信号が、バッファBFを介して出力期待値DOUTとして出力される(図7)。
なお正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定レベルである場合には、第1実施形態と同様にして、インバータINV3から出力される第1検出信号IS1は不定レベルとされる。よって出力制御論理プリミティブOPRから出力される出力期待値DOUTは不定レベルとされる(図7)。
すなわち、第2応答論理プリミティブRPR2によって、正側論理入力信号DINP、負側論理入力信号DINMの確定した所定の論理レベル(DINP、DINM)=(1、1)(0、0)(1、0)(0、1)に応じて、図7の真理値表を実現する出力期待信号OSが生成される。そして第1検出論理プリミティブDPR1が、正側論理入力信号DINP、負側論理入力信号DINMの確定した論理レベルを検出することに応じて、出力制御論理プリミティブOPRは、第2応答論理プリミティブRPR2から入力される出力期待信号OSを、出力期待値DOUTとして出力する。また第1検出論理プリミティブDPR1が、正側論理入力信号DINPおよび負側論理入力信号DINMのうち少なくとも何れか一方が不定レベルであることを検出すること応じて、出力制御論理プリミティブOPRは、不定レベルの信号を出力期待値DOUTとして出力する。
これにより、論理表記ライブラリ1cを使用した論理シミュレータでは、正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定レベルであり、出力期待値として不定レベルが出力されるべき場合に、不定信号を出力することができる。更に図7の真理値表に示すように、正側論理入力信号DINPおよび負側論理入力信号DINMが共にハイレベルである場合に、ローレベルの出力期待値DOUTが出力される動作を実現することができる。すなわち、論理表記ライブラリ1cを使用した論理シミュレータでは、テストパターンのシミュレーション時に、出力信号として不定信号が出力されるべきところ、誤って確定した出力期待値が出力される事態を防止することが可能となる。
これにより論理表記ライブラリ1cによって、正側論理入力信号DINPおよび負側論理入力信号DINMの差動入力信号間の差電圧に基づく入出力応答に加えて、個々の差動入力信号の電圧レベルに応じた入出力応答を正しく表現することができる。そして論理表記ライブラリ1cを使用した論理シミュレーションにより、テストパターンジェネレータによって生成されるテストパターンに対し、差動入力回路に入力される差動入力信号のあらゆる組み合わせに対して、正しい出力期待値を得ることが可能となる。
第4実施形態に係る論理表記ライブラリ1dを図8に、その真理値表を図9に示す。論理表記ライブラリ1dは、正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定な論理レベルである場合に、出力期待値DOUTとして不定信号が出力される論理表記ライブラリである。また論理表記ライブラリ1dは、正側論理入力信号DINPおよび負側論理入力信号DINMが、共にローレベルである場合には出力期待値DOUTがハイレベルとされ、共にハイレベルである場合には出力期待値DOUTがローレベルとされる論理表記ライブラリである。
論理表記ライブラリ1dは、第1実施形態における第1検出論理プリミティブDPR1、出力制御論理プリミティブOPRに加えて、第3応答論理プリミティブRPR3を備える。第3応答論理プリミティブRPR3は、アンドゲートAD8、インバータINV8、ノアゲートNR2、オアゲートOR3を備える。正側論理入力信号DINPは、アンドゲートAD8およびノアゲートNR2に入力される。負側論理入力信号DINMは、ノアゲートNR2に入力されると共に、インバータINV8を介してアンドゲートAD8にも入力される。ノアゲートNR2およびアンドゲートAD8の出力は共にオアゲートOR3に入力される。オアゲートOR3からは出力期待信号OSが出力され、トライステートバッファTBFへ入力される。また、その他の構成は第1実施形態と同様であるため、ここでは説明を省略する。なお、第1検出論理プリミティブDPR1と出力制御論理プリミティブOPRとによって、第1論理プリミティブの一例が構成される。また、第1検出論理プリミティブDPR1は検出論理プリミティブの一例であり、出力制御論理プリミティブOPRは出力制御論理プリミティブの一例であり、第3応答論理プリミティブRPR3は応答論理プリミティブの一例である。
正側論理入力信号DINP、負側論理入力信号DINMが、共にローレベルである場合における論理表記ライブラリ1dの動作を、図9の真理値表を用いて説明する。アンドゲートAD8の出力信号はローレベルとされ、ノアゲートNR2の出力信号はハイレベルとされる。よってオアゲートOR3から出力される出力期待信号OSはハイレベルとされる。また第1実施形態と同様にして、インバータINV3から出力されたローレベルの第1検出信号IS1が、トライステートバッファTBFに入力される。よって出力期待信号OSと同相のハイレベルの信号が、バッファBFを介して出力期待値DOUTとして出力される(図9)。
正側論理入力信号DINP、負側論理入力信号DINMが、共にハイレベルである場合における論理表記ライブラリ1dの動作を説明する。アンドゲートAD8およびノアゲートNR2の出力信号は共にローレベルとされる。よってオアゲートOR3から出力される出力期待信号OSはローレベルとされる。また第1実施形態と同様にして、インバータINV3から出力されたローレベルの第1検出信号IS1が、トライステートバッファTBFに入力される。よって出力期待信号OSと同相のローレベルの信号が、バッファBFを介して出力期待値DOUTとして出力される(図9)。
正側論理入力信号DINPがローレベル、負側論理入力信号DINMがハイレベルである場合を説明する。アンドゲートAD8およびノアゲートNR2の出力信号は共にローレベルとされる。よってオアゲートOR3から出力される出力期待信号OSはローレベルとされる。また第1実施形態と同様にして、インバータINV3から出力されたローレベルの第1検出信号IS1が、トライステートバッファTBFに入力される。よって出力期待信号OSと同相のローレベルの信号が、バッファBFを介して出力期待値DOUTとして出力される(図9)。
正側論理入力信号DINPがハイレベル、負側論理入力信号DINMがローレベルである場合を説明する。アンドゲートAD8の出力信号はハイレベルとされ、ノアゲートNR2の出力信号はローレベルとされる。よってオアゲートOR3から出力される出力期待信号OSはハイレベルとされる。また第1実施形態と同様にして、インバータINV3から出力されたローレベルの第1検出信号IS1が、トライステートバッファTBFに入力される。よって出力期待信号OSと同相のハイレベルの信号が、バッファBFを介して出力期待値DOUTとして出力される(図9)。
なお正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定レベルである場合には、第1実施形態と同様にして、インバータINV3から出力される第1検出信号IS1は不定レベルとされる。よって出力制御論理プリミティブOPRから出力される出力期待値DOUTは不定レベルとされる(図9)。
すなわち、第3応答論理プリミティブRPR3によって、正側論理入力信号DINP、負側論理入力信号DINMの確定した所定の論理レベル(DINP、DINM)=(1、1)(0、0)(1、0)(0、1)に応じて、図9の真理値表を実現する出力期待信号OSが生成される。そして第1検出論理プリミティブDPR1が、正側論理入力信号DINP、負側論理入力信号DINMの確定した論理レベルを検出することに応じて、出力制御論理プリミティブOPRは、第3応答論理プリミティブRPR3から入力される出力期待信号OSを、出力期待値DOUTとして出力する。また第1検出論理プリミティブDPR1が、正側論理入力信号DINPおよび負側論理入力信号DINMのうち少なくとも何れか一方が不定レベルであることを検出すること応じて、出力制御論理プリミティブOPRは、不定レベルの信号を出力期待値DOUTとして出力する。
これにより、論理表記ライブラリ1dを使用した論理シミュレータでは、正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定レベルであり、出力期待値として不定レベルが出力されるべき場合に、不定信号が出力される。更に図9の真理値表に示す、正側論理入力信号DINPおよび負側論理入力信号DINMが共にローレベルである場合には、出力期待値DOUTがハイレベルとされ、正側論理入力信号DINPおよび負側論理入力信号DINMが共にハイレベルである場合には、出力期待値DOUTがローレベルとされる動作を実現することができる。すなわち、論理表記ライブラリ1dを使用した論理シミュレータでは、テストパターンのシミュレーション時に、出力信号として不定信号が出力されるべきところ、誤って確定した出力期待値が出力される事態を防止することが可能となる。
これにより論理表記ライブラリ1dによって、正側論理入力信号DINPおよび負側論理入力信号DINMの差動入力信号間の差電圧に基づく入出力応答に加えて、個々の差動入力信号の電圧レベルに応じた入出力応答を正しく表現することができる。そして論理表記ライブラリ1dを使用した論理シミュレーションにより、テストパターンジェネレータによって生成されるテストパターンに対し、差動入力回路に入力される差動入力信号のあらゆる組み合わせに対して、正しい出力期待値を得ることが可能となる。
第5実施形態に係る論理表記ライブラリ1eを図10に、その真理値表を図11に示す。論理表記ライブラリ1eは、正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定な論理レベルである場合に、出力期待値DOUTとして不定信号が出力される論理表記ライブラリである。また論理表記ライブラリ1eは、正側論理入力信号DINPおよび負側論理入力信号DINMが、共にローレベルである場合または共にハイレベルである場合には、出力期待値DOUTが不定レベルとされる論理表記ライブラリである。
論理表記ライブラリ1eは、第2検出論理プリミティブDPR2、出力制御論理プリミティブOPR、第2応答論理プリミティブRPR2を備える。第2検出論理プリミティブDPR2は、第1検出論理プリミティブDPR1に加えて、アンドゲートAD9およびAD10、インバータINV9およびINV10、オアゲートOR4およびOR5を備えている。正側論理入力信号DINPは、アンドゲートAD10に入力され、またインバータINV9を介してアンドゲートAD9に入力される。負側論理入力信号DINMは、アンドゲートAD10に入力され、またインバータINV10を介してアンドゲートAD9に入力される。アンドゲートAD9およびAD10の出力は、オアゲートOR4に入力される。オアゲートOR4の出力およびインバータINV3の出力は、オアゲートOR5に入力される。オアゲートOR5の出力は、第2検出信号IS2として、出力制御論理プリミティブOPRのトライステートバッファTBFへ入力される。また、その他の構成は第3実施形態(図6)と同様であるため、ここでは説明を省略する。なお図10において、インバータINV9およびINV10、アンドゲートAD9、オアゲートOR4およびOR5、トライステートバッファTBF、バッファBFによって第4論理プリミティブの一例が構成される。また、アンドゲートAD10、オアゲートOR4およびOR5、トライステートバッファTBF、バッファBFによって第7論理プリミティブの一例が構成される。また、第2検出論理プリミティブDPR2と出力制御論理プリミティブOPRとによって、第1論理プリミティブの一例が構成される。また、第2検出論理プリミティブDPR2は検出論理プリミティブの一例であり、出力制御論理プリミティブOPRは出力制御論理プリミティブの一例であり、第2応答論理プリミティブRPR2は応答論理プリミティブの一例である。
正側論理入力信号DINP、負側論理入力信号DINMが、共にローレベルである場合における論理表記ライブラリ1eの動作を説明する。アンドゲートAD9の出力信号はハイレベルとされるため、オアゲートOR4の出力はハイレベルに確定される。よってオアゲートOR5の出力信号である第2検出信号IS2は、ハイレベルに確定される。トライステートバッファTBFは、ハイレベルの第2検出信号IS2が入力されるとバッファ機能が停止され、ハイインピーダンス状態とされるため、出力期待値DOUTは不定レベルとされる(図11)。
正側論理入力信号DINP、負側論理入力信号DINMが、共にハイレベルである場合における論理表記ライブラリ1eの動作を、図11の真理値表を用いて説明する。アンドゲートAD10の出力信号はハイレベルとされるため、オアゲートOR4の出力はハイレベルに確定され、オアゲートOR5の出力信号である第2検出信号IS2もハイレベルに確定される。トライステートバッファTBFには、ハイレベルの第2検出信号IS2が入力され、ハイインピーダンス状態とされるため、出力期待値DOUTは不定レベルとされる(図11)。
正側論理入力信号DINPがローレベル、負側論理入力信号DINMがハイレベルである場合を説明する。アンドゲートAD1の出力信号はハイレベルとされるため、オアゲートOR2の出力はハイレベルに確定され、インバータINV3からはローレベルの信号が出力される。またアンドゲートAD9およびAD10の出力信号は共にローレベルとされるため、オアゲートOR4の出力はローレベルに確定される。オアゲートOR5には共にローレベルの信号が入力されるため、ローレベルの第2検出信号IS2が出力される。また第2応答論理プリミティブRPR2に備えられたアンドゲートAD7から出力される出力期待信号OSは、ローレベルとされる。よって出力期待信号OSと同相のローレベル信号が、バッファBFを介して出力期待値DOUTとして出力される(図11)。
正側論理入力信号DINPがハイレベル、負側論理入力信号DINMがローレベルである場合を説明する。アンドゲートAD2の出力信号はハイレベルとされるため、オアゲートOR2の出力はハイレベルに確定され、インバータINV3からはローレベルの信号が出力される。またアンドゲートAD9およびAD10の出力信号は共にローレベルとされるため、オアゲートOR4の出力はローレベルに確定される。オアゲートOR5には共にローレベルの信号が入力されるため、ローレベルの第2検出信号IS2が出力される。また第2応答論理プリミティブRPR2に備えられたアンドゲートAD7から出力される出力期待信号OSは、ハイレベルとされる。よって出力期待信号OSと同相のハイレベル信号が、バッファBFを介して出力期待値DOUTとして出力される(図11)。
なお正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定レベルである場合には、第1実施形態と同様にして、インバータINV3の出力信号が不定レベルとされる。またオアゲートOR4の出力も不定レベルとされる。するとオアゲートOR5には共に不定レベルの信号が入力されるため、オアゲートOR5から出力される第2検出信号IS2は不定レベルとされる。よって出力制御論理プリミティブOPRから出力される出力期待値DOUTは不定レベルとされる(図11)。
すなわち、第2応答論理プリミティブRPR2によって、正側論理入力信号DINP、負側論理入力信号DINMの確定した所定の論理レベル(DINP、DINM)=(1、1)(0、0)(1、0)(0、1)に応じて、図11の真理値表を実現する出力期待信号OSが生成される。そして第2検出論理プリミティブDPR2が、所定の論理レベル((DINP、DINM)=(0、1)(1、0))を検出し、ローレベルの第2検出信号IS2を出力することに応じて、出力制御論理プリミティブOPRは、出力期待値DOUTとして出力期待信号OSを出力する。また、第2検出論理プリミティブDPR2が、所定の論理レベル((DINP、DINM)=(1、1)(0、0))を検出し、ハイレベルの第2検出信号IS2を出力することに応じて、出力制御論理プリミティブOPRは、不定レベルの出力期待値DOUTを出力する。また、第2検出論理プリミティブDPR2が、正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方の不定な論理レベルを検出し、不定レベルの第2検出信号IS2を出力することに応じて、出力制御論理プリミティブOPRは、不定レベルの出力期待値DOUTを出力する。
これにより、論理表記ライブラリ1eを使用した論理シミュレータでは、正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定レベルであり、出力期待値として不定レベルが出力されるべき場合に、不定信号を出力できる。更に図11の真理値表に示すように、正側論理入力信号DINPおよび負側論理入力信号DINMが、共にローレベルである場合および共にハイレベルである場合には、出力期待値DOUTが不定レベルとされる動作を実現することができる。すなわち、論理表記ライブラリ1eを使用した論理シミュレータでは、テストパターンのシミュレーション時に、出力信号として不定信号が出力されるべきところ、誤って確定した出力期待値が出力される事態を防止することが可能となる。
これにより論理表記ライブラリ1eによって、正側論理入力信号DINPおよび負側論理入力信号DINMの差動入力信号間の差電圧に基づく入出力応答に加えて、個々の差動入力信号の電圧レベルに応じた入出力応答を正しく表現することができる。そして論理表記ライブラリ1eを使用した論理シミュレーションにより、テストパターンジェネレータによって生成されるテストパターンに対し、差動入力回路に入力される差動入力信号のあらゆる組み合わせに対して、正しい出力期待値を得ることが可能となる。論理表記ライブラリ1eを適用して表現される差動入力回路としては、例えばLVDSインターフェースの仕様に合致した差動信号が入力される差動入力信号がある。
第6実施形態に係る論理表記ライブラリ1fを図12に、その真理値表を図5に示す。論理表記ライブラリ1fは、正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定な論理レベルである場合に、出力期待値DOUTとして不定信号が出力される論理表記ライブラリである。また論理表記ライブラリ1fは、正側論理入力信号DINPおよび負側論理入力信号DINMが、共にローレベルである場合にも、共にハイレベルである場合にも、出力期待値DOUTがハイレベルとされる論理表記ライブラリである。また論理表記ライブラリ1fは、論理表記ライブラリ1b(図4)と同じ図5の真理値表を実現し、かつ、論理表記ライブラリ1bに比してトライステートバッファTBFを省略することが可能な簡易な論理表記ライブラリである。
論理表記ライブラリ1fは、アンドゲートAD11乃至AD14、インバータINV11乃至INV14、オアゲートOR6およびOR7を備える。正側論理入力信号DINPは、オアゲートOR6、アンドゲートAD12およびAD13に入力され、またインバータINV12を介してアンドゲートAD11に入力される。負側論理入力信号DINMは、アンドゲートAD13に入力され、またインバータINV11、INV13およびINV14を介してそれぞれオアゲートOR6、アンドゲートAD11およびAD12に入力される。アンドゲートAD11乃至AD13の各出力は、オアゲートOR7に入力される。オアゲートOR6およびOR7の出力はアンドゲートAD14に入力される。アンドゲートAD14からは出力期待値DOUTが出力される。
正側論理入力信号DINP、負側論理入力信号DINMが、共にローレベルである場合を説明する。オアゲートOR6およびアンドゲートAD11の出力はハイレベルとされる。アンドゲートAD11からハイレベルの信号が入力されるため、オアゲートOR7の出力はハイレベルに確定される。アンドゲートAD14には、オアゲートOR6およびOR7から共にハイレベルの信号が入力されるため、出力期待値DOUTはハイレベルとされる(図5)。
正側論理入力信号DINP、負側論理入力信号DINMが、共ハイレベルである場合を説明する。オアゲートOR6およびアンドゲートAD13の出力はハイレベルとされる。アンドゲートAD13からハイレベルの信号が入力されるため、オアゲートOR7の出力はハイレベルに確定される。アンドゲートAD14には、オアゲートOR6およびOR7から共にハイレベルの信号が入力されるため、出力期待値DOUTはハイレベルとされる(図5)。
正側論理入力信号DINPがローレベル、負側論理入力信号DINMがハイレベルである場合を説明する。オアゲートOR6、アンドゲートAD11乃至AD13の出力はローレベルとされる。オアゲートOR7の出力はローレベルに確定される。アンドゲートAD14には、オアゲートOR6およびOR7から共にローレベルの信号が入力されるため、出力期待値DOUTはローレベルとされる(図5)。
正側論理入力信号DINPがハイレベル、負側論理入力信号DINMがローレベルである場合を説明する。オアゲートOR6およびアンドゲートAD12の出力はハイレベルとされる。アンドゲートAD12からハイレベルの信号が入力されるため、オアゲートOR7の出力はハイレベルに確定される。アンドゲートAD14には、オアゲートOR6およびOR7から共にハイレベルの信号が入力されるため、出力期待値DOUTはハイレベルとされる(図5)。
また、正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定レベルである場合の論理表記ライブラリ1fの動作を説明する。正側論理入力信号DINPがローレベル、負側論理入力信号DINMが不定レベルである場合を説明する。オアゲートOR6の出力信号は不定レベルとされる。アンドゲートAD11には、ハイレベルの信号と不定レベルの信号が入力されるため、その出力は不定レベルとされる。アンドゲートAD12およびAD13にはローレベルの正側論理入力信号DINPが入力されるため、その出力は共にローレベルに確定される。よってオアゲートOR7には不定レベルおよびローレベルの信号が入力されるため、オアゲートOR7の出力は不定レベルとされる。アンドゲートAD14には、オアゲートOR6およびOR7から共に不定レベルの信号が入力されるため、出力期待値DOUTは不定レベルとされる(図5)。
また、正側論理入力信号DINPがハイレベル、負側論理入力信号DINMが不定レベルである場合を説明する。オアゲートOR6の出力信号はハイレベルとされる。アンドゲートAD11の出力信号はローレベルとされる。アンドゲートAD12およびAD13にはハイレベルの信号と不定レベルの信号が入力されるため、出力信号は共に不定レベルとされる。よってオアゲートOR7の出力は不定レベルとされる。アンドゲートAD14には、オアゲートOR6からハイレベル、オアゲートOR7から不定レベルの信号が入力されるため、出力期待値DOUTは不定レベルとされる(図5)。
また、正側論理入力信号DINPが不定レベル、負側論理入力信号DINMがローレベルである場合を説明する。オアゲートOR6の出力信号はハイレベルとされる。アンドゲートAD13の出力信号はローレベルとされる。アンドゲートAD11およびAD12にはハイレベルの信号と不定レベルの信号が入力されるため、出力信号は共に不定レベルとされる。よってオアゲートOR7の出力は不定レベルとされる。アンドゲートAD14には、オアゲートOR6からハイレベル、オアゲートOR7から不定レベルの信号が入力されるため、出力期待値DOUTは不定レベルとされる(図5)。
また、正側論理入力信号DINPが不定レベル、負側論理入力信号DINMがハイレベルである場合を説明する。オアゲートOR6の出力信号は不定レベルとされる。アンドゲートAD11およびAD12の出力信号はローレベルとされる。アンドゲートAD13にはハイレベルの信号と不定レベルの信号が入力されるため、出力信号は不定レベルとされる。よってオアゲートOR7の出力は不定レベルとされる。アンドゲートAD14には、オアゲートOR6およびオアゲートOR7から不定レベルの信号が入力されるため、出力期待値DOUTは不定レベルとされる(図5)。
また正側論理入力信号DINPおよび負側論理入力信号DINMが共に不定レベルである場合には、アンドゲートAD14には、オアゲートOR6およびオアゲートOR7から不定レベルの信号が入力されるため、出力期待値DOUTは不定レベルとされる(図5)。
これにより、論理表記ライブラリ1fを使用した論理シミュレータでは、正側論理入力信号DINPまたは負側論理入力信号DINMのうち少なくとも何れか一方が不定レベルであり、出力期待値として不定レベルが出力されるべき場合に、不定信号を出力することができる。更に図5の真理値表に示すように、正側論理入力信号DINPおよび負側論理入力信号DINMが共にローレベルである場合に、ハイレベルの出力期待値DOUTが出力される動作を、論理表記ライブラリ1b(図4)と比較して、トライステートバッファTBFを省略することが可能な簡易な論理表記ライブラリで実現することができる。すなわち、論理表記ライブラリ1fを使用した論理シミュレータでは、テストパターンのシミュレーション時に、出力信号として不定信号が出力されるべきところ、誤って確定した出力期待値が出力される事態を防止することが可能となる。
これにより論理表記ライブラリ1fによって、正側論理入力信号DINPおよび負側論理入力信号DINMの差動入力信号間の差電圧に基づく入出力応答に加えて、個々の差動入力信号の電圧レベルに応じた入出力応答を正しく表現することができる。そして論理表記ライブラリ1fを使用した論理シミュレーションにより、テストパターンジェネレータによって生成されるテストパターンに対し、差動入力回路に入力される差動入力信号のあらゆる組み合わせに対して、正しい出力期待値を得ることが可能となる。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。