JP2000261309A - ３値論理系演算装置 - Google Patents
３値論理系演算装置Info
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Abstract
(57)【要約】
【課題】 所定の真理値を信号に割り当て、該割り当て
られた真理値に基づいて信号に対する論理演算を行う論
理系演算装置であって、３値論理系の論理演算を可能と
することにより複雑な論理演算を簡易かつ小規模なシス
テム構成にて実現することができる３値論理系演算装置
を提供することを目的とする。 【解決手段】 真偽二値に加えて該真偽とは異なる第三
の真理値を割り当てた３値信号ＸA1、ＸA2を入力し、上
記入力された３値信号ＸA1、ＸA2の真理値に基づいた所
定の論理演算を行い、上記論理演算の結果を上記３値信
号ＹAとして出力する。
られた真理値に基づいて信号に対する論理演算を行う論
理系演算装置であって、３値論理系の論理演算を可能と
することにより複雑な論理演算を簡易かつ小規模なシス
テム構成にて実現することができる３値論理系演算装置
を提供することを目的とする。 【解決手段】 真偽二値に加えて該真偽とは異なる第三
の真理値を割り当てた３値信号ＸA1、ＸA2を入力し、上
記入力された３値信号ＸA1、ＸA2の真理値に基づいた所
定の論理演算を行い、上記論理演算の結果を上記３値信
号ＹAとして出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、所定の真理値を信
号に割り当て、該割り当てられた真理値に基づいて信号
に対する論理演算を行う論理系演算装置であって、３値
論理系の論理演算を可能とすることにより複雑な論理演
算を簡易かつ小規模なシステム構成にて実現することが
できる３値論理系演算装置に関するものである。
号に割り当て、該割り当てられた真理値に基づいて信号
に対する論理演算を行う論理系演算装置であって、３値
論理系の論理演算を可能とすることにより複雑な論理演
算を簡易かつ小規模なシステム構成にて実現することが
できる３値論理系演算装置に関するものである。
【０００２】
【従来の技術】一般にデジタル回路において使用される
信号には、真・偽の２つの真理値が割り当てられる。即
ち、電圧や光度などの信号レベルの大小に応じて「１」
（真）又は「０」（偽）が割り当てられる。例えば信号
電圧が５Ｖであれば「１」、０Ｖであれば「０」という
ように真理値が割り当てられる。そして論理ゲート等の
論理演算回路において、これら２つの真理値に基づいて
論理演算（例えば、ＡＮＤ演算、ＯＲ演算、ＮＯＴ演算
等）が行われる。以下、これら「１」及び「０」という
２つの真理値に基づく論理演算を２値論理系といい、ま
たそのような２値論理系におけるデジタル回路を２値論
理系演算回路という。
信号には、真・偽の２つの真理値が割り当てられる。即
ち、電圧や光度などの信号レベルの大小に応じて「１」
（真）又は「０」（偽）が割り当てられる。例えば信号
電圧が５Ｖであれば「１」、０Ｖであれば「０」という
ように真理値が割り当てられる。そして論理ゲート等の
論理演算回路において、これら２つの真理値に基づいて
論理演算（例えば、ＡＮＤ演算、ＯＲ演算、ＮＯＴ演算
等）が行われる。以下、これら「１」及び「０」という
２つの真理値に基づく論理演算を２値論理系といい、ま
たそのような２値論理系におけるデジタル回路を２値論
理系演算回路という。
【０００３】ここで上記２値論理系演算回路では一般的
に、信号が送出されていないときの信号レベルと上述し
た真理値に対する信号レベルと同一であることが多い。
例えば、信号が送出されていないときの信号電圧は０Ｖ
であることが多く、この電圧０Ｖに対しては真理値
「０」が割り当てられることが多い。このような場合に
デジタル回路内で取得した信号電圧が０Ｖであったとき
には、その０Ｖが対応する真理値「０」を表しているの
か、あるいは信号そのものが送出されていないことを示
すのかを判断する必要が生ずるが（以下、この判断を信
号の有効性判断といい、信号が送出されている状態を
「信号が有効である」ということとする）、そのために
は図１２に示すように通常の論理回路１００とは別に補
償回路１０１を設ける必要がある。
に、信号が送出されていないときの信号レベルと上述し
た真理値に対する信号レベルと同一であることが多い。
例えば、信号が送出されていないときの信号電圧は０Ｖ
であることが多く、この電圧０Ｖに対しては真理値
「０」が割り当てられることが多い。このような場合に
デジタル回路内で取得した信号電圧が０Ｖであったとき
には、その０Ｖが対応する真理値「０」を表しているの
か、あるいは信号そのものが送出されていないことを示
すのかを判断する必要が生ずるが（以下、この判断を信
号の有効性判断といい、信号が送出されている状態を
「信号が有効である」ということとする）、そのために
は図１２に示すように通常の論理回路１００とは別に補
償回路１０１を設ける必要がある。
【０００４】即ち、ｍ個の信号Ｘ1〜Ｘmを入力しｎ個の
信号Ｙ1〜Ｙnを出力する論理回路において、各入力信号
Ｘ1〜Ｘmの有効性を判断して論理演算を行う場合には、
図１２に示すように論理回路１００とは別に補償回路１
０１を設け、この補償回路１０１に各入力信号Ｘ1〜Ｘm
の有効性を示す信号ＵＸ1〜ＵＸm（例えば、入力信号Ｘ
1が有効であればＵＸ1のレベルをＨレベルにし、入力信
号Ｘ1が有効でなければＵＸ1のレベルをＬレベルにする
ことによって入力信号Ｘ1の有効性を示す）を入力する
必要がある。補償回路１０１は上記信号ＵＸ1〜ＵＸmに
基づいて各入力信号Ｘ1〜Ｘmの有効性を判断し、有効な
入力信号にのみ基づいた論理演算を行うように信号の補
償を行う。また補償回路１０１は論理回路１００におけ
る演算結果たる出力信号Ｙ1〜Ｙnに対する有効性を信号
ＵＹ1〜ＵＹnとして同時に出力する。なお、例えばデジ
タル回路内の特定のユニットが故障してしまった場合に
はそのユニットからの出力はアース電位、即ち０Ｖにな
ってしまう。従って、ユニットの故障を判断可能なデジ
タル回路とするためには、上述と同様に補償回路が必要
とされる。
信号Ｙ1〜Ｙnを出力する論理回路において、各入力信号
Ｘ1〜Ｘmの有効性を判断して論理演算を行う場合には、
図１２に示すように論理回路１００とは別に補償回路１
０１を設け、この補償回路１０１に各入力信号Ｘ1〜Ｘm
の有効性を示す信号ＵＸ1〜ＵＸm（例えば、入力信号Ｘ
1が有効であればＵＸ1のレベルをＨレベルにし、入力信
号Ｘ1が有効でなければＵＸ1のレベルをＬレベルにする
ことによって入力信号Ｘ1の有効性を示す）を入力する
必要がある。補償回路１０１は上記信号ＵＸ1〜ＵＸmに
基づいて各入力信号Ｘ1〜Ｘmの有効性を判断し、有効な
入力信号にのみ基づいた論理演算を行うように信号の補
償を行う。また補償回路１０１は論理回路１００におけ
る演算結果たる出力信号Ｙ1〜Ｙnに対する有効性を信号
ＵＹ1〜ＵＹnとして同時に出力する。なお、例えばデジ
タル回路内の特定のユニットが故障してしまった場合に
はそのユニットからの出力はアース電位、即ち０Ｖにな
ってしまう。従って、ユニットの故障を判断可能なデジ
タル回路とするためには、上述と同様に補償回路が必要
とされる。
【０００５】
【発明が解決しようとする課題】上述のように従来の２
値論理系演算回路においては、信号は「１」又は「０」
という２つの真理値にしか割り当てられなかったため、
複雑な論理演算を行うためには、多くの論理ゲートが必
要となり、その回路構成が大きくなってしまうという問
題点があった。また信号の有効性を判断する場合や回路
内の特定のユニットの故障を判断する場合には、上述の
ように論理回路とは別に補償回路を設ける必要があるた
め、どうしても回路構成が大きくなってしまうという問
題点があった。このような問題は特に演算回路に限った
ことではなく、例えばコンピュータプログラムを用いて
２値論理系演算装置を構成する場合においても、システ
ムが大きくなってしまうという問題点があった。本発明
は、このような従来の問題点を鑑みてなされたもので、
所定の真理値を信号レベルに割り当て、該割り当てられ
た真理値に基づいて信号に対する論理演算を行う論理系
演算装置において、３値論理系の論理演算を可能とする
ことにより複雑な論理演算を簡易かつ小規模なシステム
構成にて実現することができる３値論理系演算装置を提
供することを目的とする。
値論理系演算回路においては、信号は「１」又は「０」
という２つの真理値にしか割り当てられなかったため、
複雑な論理演算を行うためには、多くの論理ゲートが必
要となり、その回路構成が大きくなってしまうという問
題点があった。また信号の有効性を判断する場合や回路
内の特定のユニットの故障を判断する場合には、上述の
ように論理回路とは別に補償回路を設ける必要があるた
め、どうしても回路構成が大きくなってしまうという問
題点があった。このような問題は特に演算回路に限った
ことではなく、例えばコンピュータプログラムを用いて
２値論理系演算装置を構成する場合においても、システ
ムが大きくなってしまうという問題点があった。本発明
は、このような従来の問題点を鑑みてなされたもので、
所定の真理値を信号レベルに割り当て、該割り当てられ
た真理値に基づいて信号に対する論理演算を行う論理系
演算装置において、３値論理系の論理演算を可能とする
ことにより複雑な論理演算を簡易かつ小規模なシステム
構成にて実現することができる３値論理系演算装置を提
供することを目的とする。
【０００６】
【課題を解決する手段】上述の従来の２値論理系演算装
置における問題点を解決するために、請求項１に記載の
本発明は、所定の真理値を信号に割り当て、該割り当て
られた真理値に基づいて信号に対する論理演算を行う論
理系演算装置であって、真偽二値に加えて該真偽とは異
なる第三の真理値を割り当てた３値信号を入力し、上記
入力された３値信号に対応する真理値に基づき所定の論
理演算を行い、上記論理演算の結果を３値信号として出
力することを特徴として構成されている。
置における問題点を解決するために、請求項１に記載の
本発明は、所定の真理値を信号に割り当て、該割り当て
られた真理値に基づいて信号に対する論理演算を行う論
理系演算装置であって、真偽二値に加えて該真偽とは異
なる第三の真理値を割り当てた３値信号を入力し、上記
入力された３値信号に対応する真理値に基づき所定の論
理演算を行い、上記論理演算の結果を３値信号として出
力することを特徴として構成されている。
【０００７】また請求項２に記載の本発明は、上記請求
項１に記載の本発明において、上記第三の真理値を真偽
いずれかに決定できない場合を意味する決定不能とし、
該決定不能の真理値によって３値信号の有効性を判断可
能とすることを特徴として構成されている。
項１に記載の本発明において、上記第三の真理値を真偽
いずれかに決定できない場合を意味する決定不能とし、
該決定不能の真理値によって３値信号の有効性を判断可
能とすることを特徴として構成されている。
【０００８】さらに請求項３に記載の本発明は、上記請
求項２に記載の本発明において、上記決定不能の真理値
を上記３値信号の略最小の信号レベルに割り当てたこと
を特徴として構成されている。
求項２に記載の本発明において、上記決定不能の真理値
を上記３値信号の略最小の信号レベルに割り当てたこと
を特徴として構成されている。
【０００９】
【発明の実施の形態】以下、本発明の第一の実施形態に
ついて図面を参照して詳細に説明する。第一の実施形態
においては、３値論理系演算装置を３値論理系演算回路
として構成する。図１は本実施形態における３値論理系
演算回路のブロック図である。従来の２値論理系演算回
路では真偽、即ち「１」「０」の真理値だけが用いられ
るが、本実施形態では、これら２つの真理値に加えて
「決定不能」という新しい真理値を用いる。この「決定
不能」（以下、「ＮＩＬ」とする）は、「１」とも
「０」とも判断できないことを意味する論理的概念であ
る。このように本実施形態の論理演算回路では、真理値
として「１」「０」「ＮＩＬ」の３つを扱うので、この
ようなデジタル回路を３値論理系演算回路といい、ま
た、このような３つの真理値に割り当てられた信号を３
値信号ということとする。図１に示すように本発明の３
値論理系演算回路は、１又は２以上の３値信号を入力手
段により入力し、演算手段により該入力された３値信号
に対して後述する論理演算を行い、そしてその演算結果
を出力手段により３値信号として出力するものである。
ついて図面を参照して詳細に説明する。第一の実施形態
においては、３値論理系演算装置を３値論理系演算回路
として構成する。図１は本実施形態における３値論理系
演算回路のブロック図である。従来の２値論理系演算回
路では真偽、即ち「１」「０」の真理値だけが用いられ
るが、本実施形態では、これら２つの真理値に加えて
「決定不能」という新しい真理値を用いる。この「決定
不能」（以下、「ＮＩＬ」とする）は、「１」とも
「０」とも判断できないことを意味する論理的概念であ
る。このように本実施形態の論理演算回路では、真理値
として「１」「０」「ＮＩＬ」の３つを扱うので、この
ようなデジタル回路を３値論理系演算回路といい、ま
た、このような３つの真理値に割り当てられた信号を３
値信号ということとする。図１に示すように本発明の３
値論理系演算回路は、１又は２以上の３値信号を入力手
段により入力し、演算手段により該入力された３値信号
に対して後述する論理演算を行い、そしてその演算結果
を出力手段により３値信号として出力するものである。
【００１０】ここで、上記３つの真理値と信号レベル
（本実施形態では信号電圧）との関係について説明す
る。図２は本実施形態における信号電圧と真理値の関係
を示す図である。本図に示すように本実施形態では、-
2.0〜+2.0Ｖを３つの電圧帯に分け、各電圧帯に上述の
「１」「０」「ＮＩＬ」がそれぞれ割り当てられてい
る。これらの電圧帯の幅は等しく（1.0Ｖ幅）、電圧の
高い方から「１」「ＮＩＬ」「０」が割り当てられ、こ
れらの電圧帯はアース電位（０Ｖ）に対して対称であ
る。即ち、図２に示すように+1.0〜+2.0Ｖの電圧帯には
「１」、-0.5〜+0.5Ｖの電圧帯には「ＮＩＬ」、-2.0〜
-1.0Ｖの電圧帯には「０」がそれぞれ割り当てられてい
る。これらの電圧帯の間には0.5Ｖずつの間隔が設けら
れており、この範囲においては真理値が定まらない。な
お以下では、各電圧帯の中点電圧（+1.5Ｖ、0.0Ｖ、-1.
5Ｖ）を各真理値に対する代表値として説明することと
する。
（本実施形態では信号電圧）との関係について説明す
る。図２は本実施形態における信号電圧と真理値の関係
を示す図である。本図に示すように本実施形態では、-
2.0〜+2.0Ｖを３つの電圧帯に分け、各電圧帯に上述の
「１」「０」「ＮＩＬ」がそれぞれ割り当てられてい
る。これらの電圧帯の幅は等しく（1.0Ｖ幅）、電圧の
高い方から「１」「ＮＩＬ」「０」が割り当てられ、こ
れらの電圧帯はアース電位（０Ｖ）に対して対称であ
る。即ち、図２に示すように+1.0〜+2.0Ｖの電圧帯には
「１」、-0.5〜+0.5Ｖの電圧帯には「ＮＩＬ」、-2.0〜
-1.0Ｖの電圧帯には「０」がそれぞれ割り当てられてい
る。これらの電圧帯の間には0.5Ｖずつの間隔が設けら
れており、この範囲においては真理値が定まらない。な
お以下では、各電圧帯の中点電圧（+1.5Ｖ、0.0Ｖ、-1.
5Ｖ）を各真理値に対する代表値として説明することと
する。
【００１１】ところで、上述したように故障したユニッ
トの出力はアース電位（０Ｖ）になる可能性が非常に高
い。本実施形態ではこのような故障したユニットからの
アース電位による誤動作等を防止できるようにするた
め、０Ｖ付近の電圧帯に「０」を割り当てることはせず
に、「１」「０」の判断ができないことを意味する「Ｎ
ＩＬ」を-0.5〜+0.5Ｖ（アース電位付近）に割り当てて
いる。
トの出力はアース電位（０Ｖ）になる可能性が非常に高
い。本実施形態ではこのような故障したユニットからの
アース電位による誤動作等を防止できるようにするた
め、０Ｖ付近の電圧帯に「０」を割り当てることはせず
に、「１」「０」の判断ができないことを意味する「Ｎ
ＩＬ」を-0.5〜+0.5Ｖ（アース電位付近）に割り当てて
いる。
【００１２】本実施形態では、３値論理系演算回路とし
ての３値論理ゲートについて説明する。なお、以下に述
べる論理演算の真理表は経験則等を考慮して定義したも
のである。表１は本実施形態における３値論理系のＡＮ
Ｄ演算の真理表である。このＡＮＤ演算は２入力１出力
の演算であり、表１は、左欄の第１の入力と上欄の第２
の入力の組合せに対する演算結果を表している。
ての３値論理ゲートについて説明する。なお、以下に述
べる論理演算の真理表は経験則等を考慮して定義したも
のである。表１は本実施形態における３値論理系のＡＮ
Ｄ演算の真理表である。このＡＮＤ演算は２入力１出力
の演算であり、表１は、左欄の第１の入力と上欄の第２
の入力の組合せに対する演算結果を表している。
【００１３】
【表１】
【００１４】図３（ａ）は本実施形態における３値ＡＮ
Ｄゲート１のブロック図である。該ＡＮＤゲート１に２
つの３値信号ＸA1、ＸA2を入力すると、３値信号ＹAが
出力される。このＡＮＤゲート１は入力信号ＸA1、ＸA2
の信号電圧のうち低い方の電圧を出力信号ＹAとして出
力するものである。例えば入力信号ＸA1が「１」（信号
電圧+1.5Ｖ）であり、入力信号ＸA2が「ＮＩＬ」（信号
電圧0.0Ｖ）であった場合、信号電圧の低い0.0Ｖ、即ち
「ＮＩＬ」を出力信号ＹAとして出力する。なお入力信
号ＸA1、ＸA2の信号電圧が同じであれば、その電圧を出
力信号ＹAとして出力する。これにより表１のＡＮＤ演
算の真理表に基づく演算を可能としている。即ち、ＡＮ
Ｄゲート１に入力する３値信号ＸA1、ＸA2の少なくとも
一方が「０」であれば出力信号ＹAは「０」となり、ま
た入力信号ＸA1、ＸA2の双方が「１」であれば出力信号
ＹAは「１」となり、入力信号ＸA1、ＸA2が「ＮＩＬ」
と「１」又は「ＮＩＬ」と「ＮＩＬ」の組合せであれば
出力信号ＹAは「ＮＩＬ」となる。
Ｄゲート１のブロック図である。該ＡＮＤゲート１に２
つの３値信号ＸA1、ＸA2を入力すると、３値信号ＹAが
出力される。このＡＮＤゲート１は入力信号ＸA1、ＸA2
の信号電圧のうち低い方の電圧を出力信号ＹAとして出
力するものである。例えば入力信号ＸA1が「１」（信号
電圧+1.5Ｖ）であり、入力信号ＸA2が「ＮＩＬ」（信号
電圧0.0Ｖ）であった場合、信号電圧の低い0.0Ｖ、即ち
「ＮＩＬ」を出力信号ＹAとして出力する。なお入力信
号ＸA1、ＸA2の信号電圧が同じであれば、その電圧を出
力信号ＹAとして出力する。これにより表１のＡＮＤ演
算の真理表に基づく演算を可能としている。即ち、ＡＮ
Ｄゲート１に入力する３値信号ＸA1、ＸA2の少なくとも
一方が「０」であれば出力信号ＹAは「０」となり、ま
た入力信号ＸA1、ＸA2の双方が「１」であれば出力信号
ＹAは「１」となり、入力信号ＸA1、ＸA2が「ＮＩＬ」
と「１」又は「ＮＩＬ」と「ＮＩＬ」の組合せであれば
出力信号ＹAは「ＮＩＬ」となる。
【００１５】次に、表２は本実施形態における３値論理
系のＯＲ演算の真理表である。このＯＲ演算も２入力１
出力の演算であり、表２は、左欄の第１の入力と上欄の
第２の入力に対する演算結果を表している。
系のＯＲ演算の真理表である。このＯＲ演算も２入力１
出力の演算であり、表２は、左欄の第１の入力と上欄の
第２の入力に対する演算結果を表している。
【００１６】
【表２】
【００１７】図３（ｂ）は本実施形態における３値ＯＲ
ゲート２のブロック図である。このＯＲゲート２に２つ
の３値信号ＸB1、ＸB2を入力すると、３値信号ＹBが出
力される。このＯＲゲート２は、上記ＡＮＤゲート１と
は逆に、入力信号ＸB1、ＸB2の信号電圧のうち高い方の
電圧を出力信号ＹBとして出力するものである。例えば
入力信号ＸB1が「１」（信号電圧+1.5Ｖ）であり、入力
信号ＸB2が「ＮＩＬ」（信号電圧0.0Ｖ）であった場
合、信号電圧の高い+1.5Ｖ、即ち「１」を出力信号ＹB
として出力する。なお入力信号ＸB1、ＸB2の信号電圧が
同じであれば、その電圧を出力信号ＹBとして出力す
る。これにより表２に示したＯＲ演算の真理表に基づく
演算を可能としている。即ち、ＯＲゲート２に入力する
３値信号ＸB1、ＸB2の少なくとも一方が「１」であれば
出力信号ＹBは「１」となり、また入力信号ＸB1、ＸB2
の双方が「０」であれば出力信号ＹBは「０」となり、
入力信号ＸB1、ＸB2が「ＮＩＬ」と「０」又は「ＮＩ
Ｌ」と「ＮＩＬ」の組合せであれば出力信号ＹBは「Ｎ
ＩＬ」となる。
ゲート２のブロック図である。このＯＲゲート２に２つ
の３値信号ＸB1、ＸB2を入力すると、３値信号ＹBが出
力される。このＯＲゲート２は、上記ＡＮＤゲート１と
は逆に、入力信号ＸB1、ＸB2の信号電圧のうち高い方の
電圧を出力信号ＹBとして出力するものである。例えば
入力信号ＸB1が「１」（信号電圧+1.5Ｖ）であり、入力
信号ＸB2が「ＮＩＬ」（信号電圧0.0Ｖ）であった場
合、信号電圧の高い+1.5Ｖ、即ち「１」を出力信号ＹB
として出力する。なお入力信号ＸB1、ＸB2の信号電圧が
同じであれば、その電圧を出力信号ＹBとして出力す
る。これにより表２に示したＯＲ演算の真理表に基づく
演算を可能としている。即ち、ＯＲゲート２に入力する
３値信号ＸB1、ＸB2の少なくとも一方が「１」であれば
出力信号ＹBは「１」となり、また入力信号ＸB1、ＸB2
の双方が「０」であれば出力信号ＹBは「０」となり、
入力信号ＸB1、ＸB2が「ＮＩＬ」と「０」又は「ＮＩ
Ｌ」と「ＮＩＬ」の組合せであれば出力信号ＹBは「Ｎ
ＩＬ」となる。
【００１８】ここで本実施形態では、従来の２値論理系
のＮＯＴ演算を拡張して、以下に述べるＮＯＴ１演算、
ＮＯＴ２演算、ＮＯＴ３演算を定義する。これらは１入
力１出力の演算である。表３は本実施形態における３値
論理系のＮＯＴ１演算の真理表、表４はＮＯＴ２演算の
真理表、表５はＮＯＴ３演算の真理表であり、それぞれ
上欄の入力に対する演算結果を表している。
のＮＯＴ演算を拡張して、以下に述べるＮＯＴ１演算、
ＮＯＴ２演算、ＮＯＴ３演算を定義する。これらは１入
力１出力の演算である。表３は本実施形態における３値
論理系のＮＯＴ１演算の真理表、表４はＮＯＴ２演算の
真理表、表５はＮＯＴ３演算の真理表であり、それぞれ
上欄の入力に対する演算結果を表している。
【００１９】
【表３】
【００２０】
【表４】
【００２１】
【表５】
【００２２】図３（ｃ）は本実施形態における３値ＮＯ
Ｔ１ゲート３のブロック図、（ｄ）は３値ＮＯＴ２ゲー
ト４のブロック図、（ｅ）は３値ＮＯＴ３ゲート５のブ
ロック図である。これらのＮＯＴ１ゲート３、ＮＯＴ２
ゲート４、ＮＯＴ３ゲート５は、それぞれ３値信号
ＸC、ＸD、ＸEを入力すると３値信号ＹC、ＹD、ＹEを出
力するものである。ＮＯＴ１ゲート３は入力信号ＸCの
信号電圧をアース電圧（０Ｖ）に対して反転させた電圧
を出力信号ＹCとして出力する。例えば、入力信号ＸCが
「１」（信号電圧+1.5Ｖ）であった場合には、信号電圧
が反転され、-1.5Ｖ、即ち「０」を出力信号ＹCとして
出力する。これにより表３に示したＮＯＴ１演算の真理
表に基づく演算を可能としている。即ちＮＯＴ１ゲート
３に入力する３値信号ＸCが「１」であれば出力信号ＹC
は「０」となり、入力信号ＸCが「０」であれば出力信
号ＹCは「１」となり、入力信号ＸCが「ＮＩＬ」であれ
ば出力信号ＹCは「ＮＩＬ」となる。
Ｔ１ゲート３のブロック図、（ｄ）は３値ＮＯＴ２ゲー
ト４のブロック図、（ｅ）は３値ＮＯＴ３ゲート５のブ
ロック図である。これらのＮＯＴ１ゲート３、ＮＯＴ２
ゲート４、ＮＯＴ３ゲート５は、それぞれ３値信号
ＸC、ＸD、ＸEを入力すると３値信号ＹC、ＹD、ＹEを出
力するものである。ＮＯＴ１ゲート３は入力信号ＸCの
信号電圧をアース電圧（０Ｖ）に対して反転させた電圧
を出力信号ＹCとして出力する。例えば、入力信号ＸCが
「１」（信号電圧+1.5Ｖ）であった場合には、信号電圧
が反転され、-1.5Ｖ、即ち「０」を出力信号ＹCとして
出力する。これにより表３に示したＮＯＴ１演算の真理
表に基づく演算を可能としている。即ちＮＯＴ１ゲート
３に入力する３値信号ＸCが「１」であれば出力信号ＹC
は「０」となり、入力信号ＸCが「０」であれば出力信
号ＹCは「１」となり、入力信号ＸCが「ＮＩＬ」であれ
ば出力信号ＹCは「ＮＩＬ」となる。
【００２３】ＮＯＴ２ゲート４は、信号電圧を「０」の
中点電圧（-1.5Ｖ）に対して反転させるサブユニット４
ａと図４に示す特性を有するリミッタ４ｂとを備えてい
る。このＮＯＴ２ゲート４に入力された信号ＸDを上記
サブユニット４ａにより-1.5Ｖに対して反転させ、さら
に上記リミッタ４ｂを通過させた信号が出力信号ＹDと
して出力される。例えば、入力信号ＸDが「１」（信号
電圧1.5Ｖ）であった場合には、まずサブユニット４ａ
により信号電圧が-4.5Ｖに反転される。そして、リミッ
タ４ｂを通過させると出力信号ＹDとして0.0Ｖ（図４参
照）、即ち「ＮＩＬ」が出力される。これにより、表４
に示したＮＯＴ２演算の真理表に基づく演算を可能とし
ている。即ち、ＮＯＴ２ゲート４に入力する３値信号Ｘ
Dが「１」であれば出力信号ＹDは「ＮＩＬ」となり、入
力信号ＸDが「０」であれば出力信号ＹDは「０」とな
り、入力信号ＸDが「ＮＩＬ」であれば出力信号ＹDは
「１」となる。
中点電圧（-1.5Ｖ）に対して反転させるサブユニット４
ａと図４に示す特性を有するリミッタ４ｂとを備えてい
る。このＮＯＴ２ゲート４に入力された信号ＸDを上記
サブユニット４ａにより-1.5Ｖに対して反転させ、さら
に上記リミッタ４ｂを通過させた信号が出力信号ＹDと
して出力される。例えば、入力信号ＸDが「１」（信号
電圧1.5Ｖ）であった場合には、まずサブユニット４ａ
により信号電圧が-4.5Ｖに反転される。そして、リミッ
タ４ｂを通過させると出力信号ＹDとして0.0Ｖ（図４参
照）、即ち「ＮＩＬ」が出力される。これにより、表４
に示したＮＯＴ２演算の真理表に基づく演算を可能とし
ている。即ち、ＮＯＴ２ゲート４に入力する３値信号Ｘ
Dが「１」であれば出力信号ＹDは「ＮＩＬ」となり、入
力信号ＸDが「０」であれば出力信号ＹDは「０」とな
り、入力信号ＸDが「ＮＩＬ」であれば出力信号ＹDは
「１」となる。
【００２４】ＮＯＴ３ゲート５は、信号電圧を「１」の
中点電圧（+1.5Ｖ）に対して反転させるサブユニット５
ａと図４に示す特性を有するリミッタ５ｂとを備えてい
る。このＮＯＴ３ゲート５に入力された信号ＸEを上記
サブユニット５ａにより+1.5Ｖに対して反転させ、さら
に上記リミッタ５ｂを通過させた信号が出力信号ＹEと
して出力される。例えば、入力信号ＸEが「ＮＩＬ」
（信号電圧0.0Ｖ）であった場合には、まずサブユニッ
ト５ａにより信号電圧が+3.0Ｖに反転される。そしてリ
ミッタ５ｂに通過させると出力信号ＹEとして-1.5Ｖ、
即ち「０」が出力される。これにより、表５に示したＮ
ＯＴ３演算の真理表に基づく演算を可能としている。即
ち、ＮＯＴ３ゲート５に入力する３値信号ＸEが「１」
であれば出力信号ＹEは「１」となり、入力信号ＸEが
「０」であれば出力信号ＹEは「ＮＩＬ」となり、入力
信号ＸEが「ＮＩＬ」であれば出力信号ＹEは「０」とな
る。
中点電圧（+1.5Ｖ）に対して反転させるサブユニット５
ａと図４に示す特性を有するリミッタ５ｂとを備えてい
る。このＮＯＴ３ゲート５に入力された信号ＸEを上記
サブユニット５ａにより+1.5Ｖに対して反転させ、さら
に上記リミッタ５ｂを通過させた信号が出力信号ＹEと
して出力される。例えば、入力信号ＸEが「ＮＩＬ」
（信号電圧0.0Ｖ）であった場合には、まずサブユニッ
ト５ａにより信号電圧が+3.0Ｖに反転される。そしてリ
ミッタ５ｂに通過させると出力信号ＹEとして-1.5Ｖ、
即ち「０」が出力される。これにより、表５に示したＮ
ＯＴ３演算の真理表に基づく演算を可能としている。即
ち、ＮＯＴ３ゲート５に入力する３値信号ＸEが「１」
であれば出力信号ＹEは「１」となり、入力信号ＸEが
「０」であれば出力信号ＹEは「ＮＩＬ」となり、入力
信号ＸEが「ＮＩＬ」であれば出力信号ＹEは「０」とな
る。
【００２５】次に、本発明の第二の実施形態たる３値論
理演算リレーについて図面を参照して詳細に説明する。
本実施形態における３値論理演算リレーは、上述の３値
論理ゲートを用いて構成されている。なお、以下の説明
においては、ＡＮＤゲート、ＯＲゲート、ＮＯＴ１ゲー
ト、ＮＯＴ２ゲート、ＮＯＴ３ゲートというときは、上
述した３値ＡＮＤゲート、３値ＯＲゲート、３値ＮＯＴ
１ゲート、３値ＮＯＴ２ゲート、３値ＮＯＴ３ゲートを
それぞれ意味するものとし、特に説明しない部分につい
ては上述の第一の実施形態と同様である。図５は第一の
論理演算リレー６の回路構成を示す図である。この第一
の論理演算リレー６は、入力信号Ａが「１」である場合
には、出力信号Ｙを「ＮＩＬ」とし、入力信号Ａが
「１」以外の場合には、その入力信号Ｘをそのまま出力
信号Ｙとして出力するものである（表６）。即ち、入力
信号Ａとして「１」を入力することによりＸ−Ｙ信号間
を切断するリレー回路を実現するものである。
理演算リレーについて図面を参照して詳細に説明する。
本実施形態における３値論理演算リレーは、上述の３値
論理ゲートを用いて構成されている。なお、以下の説明
においては、ＡＮＤゲート、ＯＲゲート、ＮＯＴ１ゲー
ト、ＮＯＴ２ゲート、ＮＯＴ３ゲートというときは、上
述した３値ＡＮＤゲート、３値ＯＲゲート、３値ＮＯＴ
１ゲート、３値ＮＯＴ２ゲート、３値ＮＯＴ３ゲートを
それぞれ意味するものとし、特に説明しない部分につい
ては上述の第一の実施形態と同様である。図５は第一の
論理演算リレー６の回路構成を示す図である。この第一
の論理演算リレー６は、入力信号Ａが「１」である場合
には、出力信号Ｙを「ＮＩＬ」とし、入力信号Ａが
「１」以外の場合には、その入力信号Ｘをそのまま出力
信号Ｙとして出力するものである（表６）。即ち、入力
信号Ａとして「１」を入力することによりＸ−Ｙ信号間
を切断するリレー回路を実現するものである。
【００２６】
【表６】
【００２７】
【表７】
【００２８】図５に示すように、第一の論理演算リレー
６はＮＯＴ３ゲート６１、ＡＮＤゲート６２、ＮＯＴ１
ゲート６３、ＮＯＴ２ゲート６４、ＡＮＤゲート６５、
ＯＲゲート６６とから構成される。以下、表７を参照し
て第一の論理演算リレー６における信号の入出力につい
て説明する。まず、入力信号Ａが「１」であった場合に
ついて説明する。入力信号Ａが「１」である場合に、Ｎ
ＯＴ３ゲート６１を通過した信号Ｌ１は「１」となる
（表５のＮＯＴ３の真理表を参照）。また、ＡＮＤゲー
ト６２を通過した信号Ｌ２は「１」となる（表１のＡＮ
Ｄの真理表を参照）。この信号Ｌ２が更にＮＯＴ１ゲー
ト６３を通過した信号Ｌ３は「０」となり、ＮＯＴ２ゲ
ート６４を通過した信号Ｌ４は「ＮＩＬ」となる。この
場合において、入力信号Ｘが「１」であればＡＮＤゲー
ト６５を通過した信号Ｌ５は「０」となり、出力信号Ｙ
は「ＮＩＬ」となる。また、入力信号Ｘが「０」であれ
ば、信号Ｌ５は「０」となり出力信号Ｙは「ＮＩＬ」と
なる。また入力信号Ｘが「ＮＩＬ」であれば、信号Ｌ５
は「０」となり出力信号Ｙは「ＮＩＬ」となる。一方、
入力信号Ａが「０」であった場合も同様にして、入力信
号Ｘが「１」であれば出力信号Ｙは「１」、入力信号Ｘ
が「０」であれば出力信号Ｙは「０」、入力信号Ｘが
「ＮＩＬ」であれば出力信号Ｙは「ＮＩＬ」となる。ま
た、入力信号Ａが「ＮＩＬ」であった場合には、入力信
号Ｘが「１」であれば出力信号Ｙは「１」、入力信号Ｘ
が「０」であれば出力信号Ｙは「０」、入力信号Ｘが
「ＮＩＬ」であれば出力信号Ｙは「ＮＩＬ」となる。こ
のようにして、第一の論理演算リレーは、表６に示す論
理演算を実現するものとなり、従って、入力信号Ａとし
て「１」を入力すればＸ−Ｙ信号間を切断するリレー回
路が実現される。
６はＮＯＴ３ゲート６１、ＡＮＤゲート６２、ＮＯＴ１
ゲート６３、ＮＯＴ２ゲート６４、ＡＮＤゲート６５、
ＯＲゲート６６とから構成される。以下、表７を参照し
て第一の論理演算リレー６における信号の入出力につい
て説明する。まず、入力信号Ａが「１」であった場合に
ついて説明する。入力信号Ａが「１」である場合に、Ｎ
ＯＴ３ゲート６１を通過した信号Ｌ１は「１」となる
（表５のＮＯＴ３の真理表を参照）。また、ＡＮＤゲー
ト６２を通過した信号Ｌ２は「１」となる（表１のＡＮ
Ｄの真理表を参照）。この信号Ｌ２が更にＮＯＴ１ゲー
ト６３を通過した信号Ｌ３は「０」となり、ＮＯＴ２ゲ
ート６４を通過した信号Ｌ４は「ＮＩＬ」となる。この
場合において、入力信号Ｘが「１」であればＡＮＤゲー
ト６５を通過した信号Ｌ５は「０」となり、出力信号Ｙ
は「ＮＩＬ」となる。また、入力信号Ｘが「０」であれ
ば、信号Ｌ５は「０」となり出力信号Ｙは「ＮＩＬ」と
なる。また入力信号Ｘが「ＮＩＬ」であれば、信号Ｌ５
は「０」となり出力信号Ｙは「ＮＩＬ」となる。一方、
入力信号Ａが「０」であった場合も同様にして、入力信
号Ｘが「１」であれば出力信号Ｙは「１」、入力信号Ｘ
が「０」であれば出力信号Ｙは「０」、入力信号Ｘが
「ＮＩＬ」であれば出力信号Ｙは「ＮＩＬ」となる。ま
た、入力信号Ａが「ＮＩＬ」であった場合には、入力信
号Ｘが「１」であれば出力信号Ｙは「１」、入力信号Ｘ
が「０」であれば出力信号Ｙは「０」、入力信号Ｘが
「ＮＩＬ」であれば出力信号Ｙは「ＮＩＬ」となる。こ
のようにして、第一の論理演算リレーは、表６に示す論
理演算を実現するものとなり、従って、入力信号Ａとし
て「１」を入力すればＸ−Ｙ信号間を切断するリレー回
路が実現される。
【００２９】ここで本実施形態における他の論理演算リ
レーの構成について説明する。図６は第二の論理演算リ
レー７の回路構成を示す図、図７は第三の論理演算リレ
ー８の回路構成を示す図、図８は第四の論理演算リレー
９の回路構成を示す図、図９は第五の論理演算リレー１
０の回路構成を示す図、図１０は第六の論理演算リレー
１１の回路構成を示す図である。第二の論理演算リレー
７は、入力信号Ａが「１」である場合にはその入力信号
Ｘをそのまま出力信号Ｙとして出力し、入力信号Ａが
「１」以外の場合には出力信号Ｙを「ＮＩＬ」とするも
のである（表８）。即ち入力信号Ａとして「１」を入力
することによりＸ−Ｙ信号間を接続するリレー回路を実
現するものである。表９に第二の論理演算リレー７にお
ける入力信号Ａ及びＸと出力信号Ｙとの関係を示す。こ
の信号の入出力については上述の第一の論理演算リレー
と同様であるので説明を省略する。
レーの構成について説明する。図６は第二の論理演算リ
レー７の回路構成を示す図、図７は第三の論理演算リレ
ー８の回路構成を示す図、図８は第四の論理演算リレー
９の回路構成を示す図、図９は第五の論理演算リレー１
０の回路構成を示す図、図１０は第六の論理演算リレー
１１の回路構成を示す図である。第二の論理演算リレー
７は、入力信号Ａが「１」である場合にはその入力信号
Ｘをそのまま出力信号Ｙとして出力し、入力信号Ａが
「１」以外の場合には出力信号Ｙを「ＮＩＬ」とするも
のである（表８）。即ち入力信号Ａとして「１」を入力
することによりＸ−Ｙ信号間を接続するリレー回路を実
現するものである。表９に第二の論理演算リレー７にお
ける入力信号Ａ及びＸと出力信号Ｙとの関係を示す。こ
の信号の入出力については上述の第一の論理演算リレー
と同様であるので説明を省略する。
【００３０】
【表８】
【００３１】
【表９】
【００３２】また第三の論理演算リレー８は、入力信号
Ａが「０」である場合には出力信号Ｙを「ＮＩＬ」と
し、入力信号Ａが「０」以外の場合にはその入力信号Ｘ
をそのまま出力信号Ｙとして出力するものである（表１
０）。即ち、入力信号Ａとして「０」を入力することに
よりＸ−Ｙ信号間を切断するリレー回路を実現するもの
である。表１１にこの第三の論理演算リレー８における
入力信号Ａ及びＸと出力信号Ｙとの関係を示す。この信
号の入出力については説明を省略する。
Ａが「０」である場合には出力信号Ｙを「ＮＩＬ」と
し、入力信号Ａが「０」以外の場合にはその入力信号Ｘ
をそのまま出力信号Ｙとして出力するものである（表１
０）。即ち、入力信号Ａとして「０」を入力することに
よりＸ−Ｙ信号間を切断するリレー回路を実現するもの
である。表１１にこの第三の論理演算リレー８における
入力信号Ａ及びＸと出力信号Ｙとの関係を示す。この信
号の入出力については説明を省略する。
【００３３】
【表１０】
【００３４】
【表１１】
【００３５】第四の論理演算リレー９は、入力信号Ａが
「０」である場合にはその入力信号Ｘをそのまま出力信
号Ｙとして出力し、入力信号Ａが「０」以外の場合には
出力信号Ｙを「ＮＩＬ」とするものである（表１２）。
即ち入力信号Ａとして「０」を入力することによりＸ−
Ｙ信号間を接続するリレー回路を実現する。表１３にこ
の第四の論理演算リレー９における入力信号Ａ及びＸと
出力信号Ｙとの関係を示す。この信号の入出力について
は説明を省略する。
「０」である場合にはその入力信号Ｘをそのまま出力信
号Ｙとして出力し、入力信号Ａが「０」以外の場合には
出力信号Ｙを「ＮＩＬ」とするものである（表１２）。
即ち入力信号Ａとして「０」を入力することによりＸ−
Ｙ信号間を接続するリレー回路を実現する。表１３にこ
の第四の論理演算リレー９における入力信号Ａ及びＸと
出力信号Ｙとの関係を示す。この信号の入出力について
は説明を省略する。
【００３６】
【表１２】
【００３７】
【表１３】
【００３８】第五の論理演算リレー１０は、入力信号Ａ
が「ＮＩＬ」である場合には出力信号Ｙを「ＮＩＬ」と
し、入力信号Ａが「ＮＩＬ」以外の場合にはその入力信
号Ｘをそのまま出力信号Ｙとして出力するものである
（表１４）。即ち、入力信号Ａとして「ＮＩＬ」を入力
することによりＸ−Ｙ信号間を切断するリレー回路を実
現するものである。表１５にこの第五の論理演算リレー
１０における入力信号Ａ及びＸと出力信号Ｙとの関係を
示す。この信号の入出力については説明を省略する。
が「ＮＩＬ」である場合には出力信号Ｙを「ＮＩＬ」と
し、入力信号Ａが「ＮＩＬ」以外の場合にはその入力信
号Ｘをそのまま出力信号Ｙとして出力するものである
（表１４）。即ち、入力信号Ａとして「ＮＩＬ」を入力
することによりＸ−Ｙ信号間を切断するリレー回路を実
現するものである。表１５にこの第五の論理演算リレー
１０における入力信号Ａ及びＸと出力信号Ｙとの関係を
示す。この信号の入出力については説明を省略する。
【００３９】
【表１４】
【００４０】
【表１５】
【００４１】第六の論理演算リレー１１は、入力信号Ａ
が「ＮＩＬ」である場合にはその入力信号Ｘをそのまま
出力信号Ｙとして出力し、入力信号Ａが「ＮＩＬ」以外
の場合には出力信号Ｙを「ＮＩＬ」とするものである
（表１６）。即ち、入力信号Ａとして「ＮＩＬ」を入力
することによりＸ−Ｙ信号間を接続するリレー回路を実
現するものである。この第六の論理演算リレー１１にお
ける入力信号Ａ及びＸと出力信号Ｙとの関係を表１７に
示す。この信号の入出力については説明を省略する。
が「ＮＩＬ」である場合にはその入力信号Ｘをそのまま
出力信号Ｙとして出力し、入力信号Ａが「ＮＩＬ」以外
の場合には出力信号Ｙを「ＮＩＬ」とするものである
（表１６）。即ち、入力信号Ａとして「ＮＩＬ」を入力
することによりＸ−Ｙ信号間を接続するリレー回路を実
現するものである。この第六の論理演算リレー１１にお
ける入力信号Ａ及びＸと出力信号Ｙとの関係を表１７に
示す。この信号の入出力については説明を省略する。
【００４２】
【表１６】
【００４３】
【表１７】
【００４４】さてこれまで本発明の一実施形態について
説明したが、本発明は上述の実施形態に限定されず、そ
の技術的思想の範囲内において種々異なる形態にて実施
されてよいものであり、以下、これら異なる形態につい
て説明する。本実施形態においては３値論理系演算回路
について説明したが、これに限られるものではなく、３
値以上の多値の論理系演算回路に拡張することができ
る。また本実施形態において用いた真理表はこれらに限
られるものではなく、あらゆる真理値を組み合わせて用
いることができる。また上記実施形態では、３値論理系
演算装置を論理系演算回路として構成する場合を説明し
たが、これに限られるものではなく、本発明はコンピュ
ータプログラムを用いて論理系演算装置を構成する場合
においても適用できるものである。例えば、上記３値信
号をコンピュータに入力すると共に該３値信号をデジタ
ル化し、コンピュータプログラムにより該デジタル化さ
れた３値信号に対して上述の３値論理系の論理演算を行
い、その演算結果をアナログ化して３値信号として出力
する論理系演算装置を構成することも可能である。
説明したが、本発明は上述の実施形態に限定されず、そ
の技術的思想の範囲内において種々異なる形態にて実施
されてよいものであり、以下、これら異なる形態につい
て説明する。本実施形態においては３値論理系演算回路
について説明したが、これに限られるものではなく、３
値以上の多値の論理系演算回路に拡張することができ
る。また本実施形態において用いた真理表はこれらに限
られるものではなく、あらゆる真理値を組み合わせて用
いることができる。また上記実施形態では、３値論理系
演算装置を論理系演算回路として構成する場合を説明し
たが、これに限られるものではなく、本発明はコンピュ
ータプログラムを用いて論理系演算装置を構成する場合
においても適用できるものである。例えば、上記３値信
号をコンピュータに入力すると共に該３値信号をデジタ
ル化し、コンピュータプログラムにより該デジタル化さ
れた３値信号に対して上述の３値論理系の論理演算を行
い、その演算結果をアナログ化して３値信号として出力
する論理系演算装置を構成することも可能である。
【００４５】更に本実施形態では、信号レベルとして信
号電圧を例にとって説明したが、これに限られるもので
はなく、あらゆる信号に適用することができる。例え
ば、光通信にも適用できるものである。また、上記信号
電圧と真理値との関係は、図２に示すものに限られな
い。例えば、図１１に示すように信号電圧と真理値とを
関連づけてもよい。更に具体的な電圧値は必ずしも図示
したものである必要はなく、どのような電圧値を用いて
もよい。なお上記３値論理リレー６〜１１内の各論理ゲ
ートの配置及び組合せについては、図示のものに限られ
るものではなく、あらゆる配置及び組合せが考えられる
ことはいうまでもない。
号電圧を例にとって説明したが、これに限られるもので
はなく、あらゆる信号に適用することができる。例え
ば、光通信にも適用できるものである。また、上記信号
電圧と真理値との関係は、図２に示すものに限られな
い。例えば、図１１に示すように信号電圧と真理値とを
関連づけてもよい。更に具体的な電圧値は必ずしも図示
したものである必要はなく、どのような電圧値を用いて
もよい。なお上記３値論理リレー６〜１１内の各論理ゲ
ートの配置及び組合せについては、図示のものに限られ
るものではなく、あらゆる配置及び組合せが考えられる
ことはいうまでもない。
【００４６】
【発明の効果】上述したように本発明は、所定の真理値
を信号に割り当て、割り当てられた真理値に基づいて信
号の論理演算を行う論理系演算装置において、真偽二値
に加えて該真偽とは異なる第三の真理値を割り当てた３
値信号を入力し、上記入力された３値信号の真理値に基
づいた所定の論理演算を行い、上記論理演算の結果を上
記３値信号として出力することとしたため、従来の２値
論理系を拡張した３値論理系の論理演算を行うことがで
きるので、複雑な論理演算を行う場合であっても簡易か
つ小規模なシステム構成にて実現することができるとい
う効果がある。
を信号に割り当て、割り当てられた真理値に基づいて信
号の論理演算を行う論理系演算装置において、真偽二値
に加えて該真偽とは異なる第三の真理値を割り当てた３
値信号を入力し、上記入力された３値信号の真理値に基
づいた所定の論理演算を行い、上記論理演算の結果を上
記３値信号として出力することとしたため、従来の２値
論理系を拡張した３値論理系の論理演算を行うことがで
きるので、複雑な論理演算を行う場合であっても簡易か
つ小規模なシステム構成にて実現することができるとい
う効果がある。
【００４７】また、上記第三の真理値を真偽いずれかに
決定できない場合を意味する決定不能とし、該決定不能
の真理値によって３値信号の有効性を判断可能とするこ
ととしたため、決定不能の真理値を導入することによ
り、入力信号の有効性を小さなシステム構成にて容易に
判断することができるという効果がある。
決定できない場合を意味する決定不能とし、該決定不能
の真理値によって３値信号の有効性を判断可能とするこ
ととしたため、決定不能の真理値を導入することによ
り、入力信号の有効性を小さなシステム構成にて容易に
判断することができるという効果がある。
【００４８】さらに決定不能の真理値を上記３値信号の
略最小の信号レベルに割り当てたこととしたため、デジ
タル回路内の特定のユニットが故障してしまった場合に
おいても、入力信号の有効性を容易に判断することがで
きるという効果がある。
略最小の信号レベルに割り当てたこととしたため、デジ
タル回路内の特定のユニットが故障してしまった場合に
おいても、入力信号の有効性を容易に判断することがで
きるという効果がある。
【図１】本発明の第一の実施形態における３値論理系演
算回路のブロック図である。
算回路のブロック図である。
【図２】本発明の第一の実施形態における信号電圧と真
理値の関係を示す図である。
理値の関係を示す図である。
【図３】本発明の第一の実施形態に係る論理ゲートのブ
ロック図であり、（ａ）は３値ＡＮＤゲート、（ｂ）は
３値ＯＲゲート、（ｃ）は３値ＮＯＴ１ゲート、（ｄ）
は３値ＮＯＴ２ゲート、（ｅ）は３値ＮＯＴ３ゲートの
ブロック図である。
ロック図であり、（ａ）は３値ＡＮＤゲート、（ｂ）は
３値ＯＲゲート、（ｃ）は３値ＮＯＴ１ゲート、（ｄ）
は３値ＮＯＴ２ゲート、（ｅ）は３値ＮＯＴ３ゲートの
ブロック図である。
【図４】図３（ｄ）及び（ｅ）に係るリミッタの特性を
示す図である。
示す図である。
【図５】本発明の第二の実施形態における第一の論理演
算リレーの回路構成を示す図である。
算リレーの回路構成を示す図である。
【図６】本発明の第二の実施形態における第二の論理演
算リレーの回路構成を示す図である。
算リレーの回路構成を示す図である。
【図７】本発明の第二の実施形態における第三の論理演
算リレーの回路構成を示す図である。
算リレーの回路構成を示す図である。
【図８】本発明の第二の実施形態における第四の論理演
算リレーの回路構成を示す図である。
算リレーの回路構成を示す図である。
【図９】本発明の第二の実施形態における第五の論理演
算リレーの回路構成を示す図である。
算リレーの回路構成を示す図である。
【図１０】本発明の第二の実施形態における第六の論理
演算リレーの回路構成を示す図である。
演算リレーの回路構成を示す図である。
【図１１】本発明の他の実施形態における信号電圧と真
理値の関係を示す図である。
理値の関係を示す図である。
【図１２】従来の２値論理系演算回路における補償回路
付論理回路のブロック図である。
付論理回路のブロック図である。
１ ３値ＡＮＤゲート ２ ３値ＯＲゲート ３ ３値ＮＯＴ１ゲート ４ ３値ＮＯＴ２ゲート ４ａ サブユニット ４ｂ リミッタ ５ ３値ＮＯＴ３ゲート ５ａ サブユニット ５ｂ リミッタ ６〜１１ ３値論理リレー ＸA1〜ＸE 入力信号 ＹA〜ＹE 出力信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１月２５日（２０００．１．２
５）
５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項２】 前記決定不能の真理値を前記３値信号の
略最小の信号レベルに割り当てたことを特徴とする請求
項１に記載の３値論理系演算装置。
略最小の信号レベルに割り当てたことを特徴とする請求
項１に記載の３値論理系演算装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決する手段】上述の従来の２値論理系演算装
置における問題点を解決するために、請求項１に記載の
本発明は、所定の真理値を信号に割り当て、該割り当て
られた真理値に基づいて信号に対する論理演算を行う論
理系演算装置であって、真偽二値に加えて該真偽いずれ
かに決定できない場合を意味する決定不能を第三の真理
値として割り当てた３値信号を入力し、上記入力された
３値信号に対応する真理値に基づき所定の論理演算を行
い、上記決定不能の真理値によって該３値信号の有効性
を判断可能とし、上記論理演算の結果を３値信号として
出力することを特徴として構成されている。
置における問題点を解決するために、請求項１に記載の
本発明は、所定の真理値を信号に割り当て、該割り当て
られた真理値に基づいて信号に対する論理演算を行う論
理系演算装置であって、真偽二値に加えて該真偽いずれ
かに決定できない場合を意味する決定不能を第三の真理
値として割り当てた３値信号を入力し、上記入力された
３値信号に対応する真理値に基づき所定の論理演算を行
い、上記決定不能の真理値によって該３値信号の有効性
を判断可能とし、上記論理演算の結果を３値信号として
出力することを特徴として構成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】また請求項２に記載の本発明は、上記決定
不能の真理値を前記３値信号の略最小の信号レベルに割
り当てたことを特徴として構成されている。
不能の真理値を前記３値信号の略最小の信号レベルに割
り当てたことを特徴として構成されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】削除
Claims (3)
- 【請求項１】 所定の真理値を信号に割り当て、該割り
当てられた真理値に基づいて信号に対する論理演算を行
う論理系演算装置であって、 真偽二値に加えて該真偽とは異なる第三の真理値を割り
当てた３値信号を入力し、 前記入力された３値信号に対応する真理値に基づき所定
の論理演算を行い、 前記論理演算の結果を３値信号として出力する、ことを
特徴とする３値論理系演算装置。 - 【請求項２】 前記第三の真理値を真偽いずれかに決定
できない場合を意味する決定不能とし、該決定不能の真
理値によって３値信号の有効性を判断可能とすることを
特徴とする請求項１に記載の３値論理系演算装置。 - 【請求項３】 前記決定不能の真理値を前記３値信号の
略最小の信号レベルに割り当てたことを特徴とする請求
項２に記載の３値論理系演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06295599A JP3436893B2 (ja) | 1999-03-10 | 1999-03-10 | ３値論理系演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06295599A JP3436893B2 (ja) | 1999-03-10 | 1999-03-10 | ３値論理系演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000261309A true JP2000261309A (ja) | 2000-09-22 |
| JP3436893B2 JP3436893B2 (ja) | 2003-08-18 |
Family
ID=13215263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06295599A Expired - Fee Related JP3436893B2 (ja) | 1999-03-10 | 1999-03-10 | ３値論理系演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3436893B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006048154A (ja) * | 2004-07-30 | 2006-02-16 | Fujitsu Ltd | 差動入力回路の論理表記ライブラリ |
| JP4930907B2 (ja) * | 2005-09-30 | 2012-05-16 | 富士ゼロックス株式会社 | 自己同期型の処理ユニットを有するシステム |
-
1999
- 1999-03-10 JP JP06295599A patent/JP3436893B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006048154A (ja) * | 2004-07-30 | 2006-02-16 | Fujitsu Ltd | 差動入力回路の論理表記ライブラリ |
| US7757199B2 (en) | 2004-07-30 | 2010-07-13 | Fujitsu Semiconductor Limited | Logic description library of differential input circuit |
| JP4662431B2 (ja) * | 2004-07-30 | 2011-03-30 | 富士通セミコンダクター株式会社 | 差動入力回路の論理表記ライブラリ |
| JP4930907B2 (ja) * | 2005-09-30 | 2012-05-16 | 富士ゼロックス株式会社 | 自己同期型の処理ユニットを有するシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3436893B2 (ja) | 2003-08-18 |
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