JPS58194429A - 論理振幅変換回路 - Google Patents
論理振幅変換回路Info
- Publication number
- JPS58194429A JPS58194429A JP57076168A JP7616882A JPS58194429A JP S58194429 A JPS58194429 A JP S58194429A JP 57076168 A JP57076168 A JP 57076168A JP 7616882 A JP7616882 A JP 7616882A JP S58194429 A JPS58194429 A JP S58194429A
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- JP
- Japan
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- amplitude
- logical
- signal
- logic
- logical amplitude
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ディジタル回路において、JiElの論理振
幅の信号をμ2の論理振幅の回路に印加するときに用い
る論理振幅変換回路に関する。
幅の信号をμ2の論理振幅の回路に印加するときに用い
る論理振幅変換回路に関する。
従来、ディジタル回路において、マイクロプロセッサ等
の制御信号と制御対象となるディジタル回路に印加する
場合システム内の規制によシ、制御信号の論理振幅と被
制御回路の論理振幅およびレベルが異なる場合が生じ、
このとき、制御信号の第1の論理振幅を被制御回路の第
2の論理振幅に変換する論理振幅変換回路が必要となる
。
の制御信号と制御対象となるディジタル回路に印加する
場合システム内の規制によシ、制御信号の論理振幅と被
制御回路の論理振幅およびレベルが異なる場合が生じ、
このとき、制御信号の第1の論理振幅を被制御回路の第
2の論理振幅に変換する論理振幅変換回路が必要となる
。
第1図は従来の論理振幅変換回路の一例の回路図である
。
。
この変換回路はPチャンネルMO8電界効果トランジス
タとNチャンネルMO8電界効果トランジスタとで構成
される。MO8トラーンジスタ(以下MO8Tと記す)
5,7,9.10 は同型のMO8Tで−MO8T6
,8,11.12はこれらと相補型のMO8Tである。
タとNチャンネルMO8電界効果トランジスタとで構成
される。MO8トラーンジスタ(以下MO8Tと記す)
5,7,9.10 は同型のMO8Tで−MO8T6
,8,11.12はこれらと相補型のMO8Tである。
電源ライン1にソースを接続したMO8T5と1.電源
ライン2にソースを接続したMO8T6は、各々のゲー
トの接続点を入力端子4とし、各々のドレインの接続点
を出力14aとする第1の相補型MOSインバータ14
(以下C−MOSインバータと記す)を構成する。同様
にMO8T7.13は第1のC−MOSインバータ14
の出力端子14mからの出力を入力とし、MO8T7゜
8の各々のドレインの連続点を出力端子15JIとする
第2のC−MOSインバータ15を構成する。
ライン2にソースを接続したMO8T6は、各々のゲー
トの接続点を入力端子4とし、各々のドレインの接続点
を出力14aとする第1の相補型MOSインバータ14
(以下C−MOSインバータと記す)を構成する。同様
にMO8T7.13は第1のC−MOSインバータ14
の出力端子14mからの出力を入力とし、MO8T7゜
8の各々のドレインの連続点を出力端子15JIとする
第2のC−MOSインバータ15を構成する。
レベルシフタ16は、電源ライン!、2.3の電位を各
々Vl、V2.Vl とすると、第1のC−MOSイ
ンバータ14の出力およびjl2のC−MOSインバー
タ15の出力の第1論理振幅IVI−Vllの信号によ
り第2の論理振幅IV1−’Vmjに変換する機能を持
ち、電源ライン1に各々ソースを接続し九MO8T9.
10 と電源ライン3に各々ソースを接続したMO8
TI l 、 l 2においてMO8T9のゲートt−
第2のC−MOS(yバーク15の出力端子15aに接
続し、MO8T9のドレインをMO8TIIのドレイン
およびMO8’l’12のゲートに共通接続し、MOS
1’I Oノケ−トt−jlI 1 (fDc−MOS
インバータ14の出力端子14aに接続し、MO8TI
OのドレインをMOST12のドレインおよびMO8T
l lのゲートおよび出力端子13に共通接続した構
成となっている。なお、レペルシ7り16への出力端子
14aからの入力および出力端子15Mからの入力の論
理が反転する過渡状態において、MO8T9とMO8T
IIあるいはMO8TxoとMOST12が同時にオン
となるため、ドライパーであるMO8T9.10のドラ
イブ電流能力が、それぞれの負荷であるMOST11.
12の負荷電流能力よりも、との過渡状態期間中に大と
なるように素子パラメータが選定される。
々Vl、V2.Vl とすると、第1のC−MOSイ
ンバータ14の出力およびjl2のC−MOSインバー
タ15の出力の第1論理振幅IVI−Vllの信号によ
り第2の論理振幅IV1−’Vmjに変換する機能を持
ち、電源ライン1に各々ソースを接続し九MO8T9.
10 と電源ライン3に各々ソースを接続したMO8
TI l 、 l 2においてMO8T9のゲートt−
第2のC−MOS(yバーク15の出力端子15aに接
続し、MO8T9のドレインをMO8TIIのドレイン
およびMO8’l’12のゲートに共通接続し、MOS
1’I Oノケ−トt−jlI 1 (fDc−MOS
インバータ14の出力端子14aに接続し、MO8TI
OのドレインをMOST12のドレインおよびMO8T
l lのゲートおよび出力端子13に共通接続した構
成となっている。なお、レペルシ7り16への出力端子
14aからの入力および出力端子15Mからの入力の論
理が反転する過渡状態において、MO8T9とMO8T
IIあるいはMO8TxoとMOST12が同時にオン
となるため、ドライパーであるMO8T9.10のドラ
イブ電流能力が、それぞれの負荷であるMOST11.
12の負荷電流能力よりも、との過渡状態期間中に大と
なるように素子パラメータが選定される。
次に、第1図に示す従来の論理振幅変換回路の動作fc
説明する。
説明する。
今、簡単のため、v+−vz>o、V l −V j、
>0とし、MO8T5,7,9.10tPチヤンネル!
1vl(JST、MO8T6.8,11.12をNチャ
ンネルMO8Tとし、第1および第2の論理振幅のハイ
レベルをH,第1、第2の論理振幅のロウレベルを各々
Ll、L2とする◇まず、入力端子4の論理がLlとす
れば1出力趨子14aはH出力端子15aはLlの論理
jlであり・MO8T9.12はオン、
MOST10.11はオフとなり、出力端子13はL2
の論理となる。
>0とし、MO8T5,7,9.10tPチヤンネル!
1vl(JST、MO8T6.8,11.12をNチャ
ンネルMO8Tとし、第1および第2の論理振幅のハイ
レベルをH,第1、第2の論理振幅のロウレベルを各々
Ll、L2とする◇まず、入力端子4の論理がLlとす
れば1出力趨子14aはH出力端子15aはLlの論理
jlであり・MO8T9.12はオン、
MOST10.11はオフとなり、出力端子13はL2
の論理となる。
次に、入力端子4がHの論理ならば、端子14aはL+
端子15aはHの論理とな9、MO8T9゜12はオフ
MOST10.11Fiオンとなり、出力端子13はH
の論理となる。このように籐1の論理振幅lV+−Vz
lが第2の論理振幅IVl−Vslに変換される。この
従来の回路ではIVs−Vzlの論理振幅がC−MOS
インバータ14,15のまたIVl−Vllの論理振幅
がレベルシック16の動作できるだけの振幅であれil
’MO8T9.10のしきい値電圧をほぼ等しいとして
VTIとしたとき、IVI−V=l> IVTI l
、カッ(V+−Vl)X(V+ −Va ) >0O
条件テ、IVI−Va +、=l V+−Va l オ
ヨU I V+ −Va 1 <IVI −VJのいづ
れの場合も、−理振幅の変換か行なわれるが、第1の論
理振幅と第2の論理振幅は、必ず電源ライン1を共通と
しなけnはならず論理振幅変換の行なえる自由度か小さ
いという欠点がわる。
端子15aはHの論理とな9、MO8T9゜12はオフ
MOST10.11Fiオンとなり、出力端子13はH
の論理となる。このように籐1の論理振幅lV+−Vz
lが第2の論理振幅IVl−Vslに変換される。この
従来の回路ではIVs−Vzlの論理振幅がC−MOS
インバータ14,15のまたIVl−Vllの論理振幅
がレベルシック16の動作できるだけの振幅であれil
’MO8T9.10のしきい値電圧をほぼ等しいとして
VTIとしたとき、IVI−V=l> IVTI l
、カッ(V+−Vl)X(V+ −Va ) >0O
条件テ、IVI−Va +、=l V+−Va l オ
ヨU I V+ −Va 1 <IVI −VJのいづ
れの場合も、−理振幅の変換か行なわれるが、第1の論
理振幅と第2の論理振幅は、必ず電源ライン1を共通と
しなけnはならず論理振幅変換の行なえる自由度か小さ
いという欠点がわる。
本発明は上記の欠点を除去し、第1および第2の論理振
幅とレベルを広範囲に亘って選択できる5− 自由度の大きい論理振幅変換回路を提供するものである
。
幅とレベルを広範囲に亘って選択できる5− 自由度の大きい論理振幅変換回路を提供するものである
。
本発明の論理振幅変換(ロ)路は、第1の電源ラインと
第2の電源ラインとの間の電位差t−第1の論理振幅と
する入力信号もしくは前記第1の論理振幅の信号と該信
号の否定論理信号とから成る入力信号を入力し、前記第
2の電源ラインとjl3の電源ラインとの間の電位差を
第2の論理振幅の信号に変換して出力する第1のレベル
シ7りと、該第2の論理振幅の信号を入力し、前記第3
の電源ラインと第4の11L源ラインとの間の電位差を
第3の論理振幅とする信号に変換して出力する第2のレ
ベルシックとを含んで構成される。
第2の電源ラインとの間の電位差t−第1の論理振幅と
する入力信号もしくは前記第1の論理振幅の信号と該信
号の否定論理信号とから成る入力信号を入力し、前記第
2の電源ラインとjl3の電源ラインとの間の電位差を
第2の論理振幅の信号に変換して出力する第1のレベル
シ7りと、該第2の論理振幅の信号を入力し、前記第3
の電源ラインと第4の11L源ラインとの間の電位差を
第3の論理振幅とする信号に変換して出力する第2のレ
ベルシックとを含んで構成される。
本発明の実施例について図面を用いて説明する。
第2図は本発明の一実施例の回路図である。
この実施例は、第1の電源ライン17と第2の電源ライ
ン2との間の電位差をilの論理振幅とする入力信号、
もしくは前記第1の論理振幅の信号と該信号否定論理信
号とから成る入力信号を入力し、第2の電源ライン2と
第3の電源ライン1との間の電位差をjl2の論理振幅
の信号に変換して出力する第1のレベルシフタ16と、
該第2の論理振幅の信号を入力し、第3の電源ライン1
と114の電源ライン3との間の電位差を1!X3の論
理振幅とする信号に変換して目方する第2のレベルシフ
タ2とを含んで構成される。つまり、jf41図に示す
従来の論理振幅変換回路のレベルシフタ16と相対的な
回路構成の第2のレベルシフタ22をレベルシフタ16
とC−MOSインバータ15との間に追加し、第1の電
源ライン17を付加して第3の電源ラインlとの接続を
変換したものである。
ン2との間の電位差をilの論理振幅とする入力信号、
もしくは前記第1の論理振幅の信号と該信号否定論理信
号とから成る入力信号を入力し、第2の電源ライン2と
第3の電源ライン1との間の電位差をjl2の論理振幅
の信号に変換して出力する第1のレベルシフタ16と、
該第2の論理振幅の信号を入力し、第3の電源ライン1
と114の電源ライン3との間の電位差を1!X3の論
理振幅とする信号に変換して目方する第2のレベルシフ
タ2とを含んで構成される。つまり、jf41図に示す
従来の論理振幅変換回路のレベルシフタ16と相対的な
回路構成の第2のレベルシフタ22をレベルシフタ16
とC−MOSインバータ15との間に追加し、第1の電
源ライン17を付加して第3の電源ラインlとの接続を
変換したものである。
ここで、レベルシフタ16と第2のレペルシ7り22の
相対な回路構成とは、レペルシ7り16と第2のレベル
シフタ22において、MO8T9,10゜18.19t
:i同型のMO8Tであり、MO8T11,12゜20
.21が、これらと相補形のMO8Tであるが、レベル
シフタ16ではドライバがMO8T9.10で負荷がM
O8T11.12であるのに対し、第2のレベルシフタ
22ではドライバがMO8T20.21で負荷がMO8
T18.19であpl ドライバと負荷の両者における
関係が相対の関係になっていることを意味する。
相対な回路構成とは、レペルシ7り16と第2のレベル
シフタ22において、MO8T9,10゜18.19t
:i同型のMO8Tであり、MO8T11,12゜20
.21が、これらと相補形のMO8Tであるが、レベル
シフタ16ではドライバがMO8T9.10で負荷がM
O8T11.12であるのに対し、第2のレベルシフタ
22ではドライバがMO8T20.21で負荷がMO8
T18.19であpl ドライバと負荷の両者における
関係が相対の関係になっていることを意味する。
次に、本発明の実施例の動作について説明する。
電源ライン1,2,3.17の電位を各々Vl、V2゜
■s、■ty とし、第1の論理振幅1V17−Va1
の信号を入力端子4に印加し、変換されるべき第30論
理振幅1■1−Va1が出力端子13に現われる表し、
第1%lX3の論理振幅のロウレベルを各々Lr、Ls
ハイレベルを各々H+、1−1xとし、簡単のため、V
17−Vz>0.V+−Va:)0.MO8T5.7,
18,19,9゜10をPチャンネルMO8T6.8,
20,21,11゜12をNチャンネルMO8T と
する。
■s、■ty とし、第1の論理振幅1V17−Va1
の信号を入力端子4に印加し、変換されるべき第30論
理振幅1■1−Va1が出力端子13に現われる表し、
第1%lX3の論理振幅のロウレベルを各々Lr、Ls
ハイレベルを各々H+、1−1xとし、簡単のため、V
17−Vz>0.V+−Va:)0.MO8T5.7,
18,19,9゜10をPチャンネルMO8T6.8,
20,21,11゜12をNチャンネルMO8T と
する。
今、入力端子4がl、+の論理とすれば出力端子14a
uH+、出力端子15aはLl となり、節点20aは
H3,節点21aiL+となるから、出力端子13はL
lの論理となる。次に、入力端子4がHlの論理とすれ
ば、出力端子14aはL+、出力端子15aはHlとな
シ、節点20aはL1節点21aはH島の論理となるか
ら、出力端子 !113はHsとなる。
uH+、出力端子15aはLl となり、節点20aは
H3,節点21aiL+となるから、出力端子13はL
lの論理となる。次に、入力端子4がHlの論理とすれ
ば、出力端子14aはL+、出力端子15aはHlとな
シ、節点20aはL1節点21aはH島の論理となるか
ら、出力端子 !113はHsとなる。
従って、これにより第1の論理振幅から第3の論理振幅
への論理振幅変換が行なわれ、しかもこの場合、以下の
条件式(1)〜(3)を満たすすべての場合について論
理振幅変換が可能であり、従来例のような第1の論理振
幅と第2の論理振幅の回路間に共通の電源ラインが存在
する必要がない。
への論理振幅変換が行なわれ、しかもこの場合、以下の
条件式(1)〜(3)を満たすすべての場合について論
理振幅変換が可能であり、従来例のような第1の論理振
幅と第2の論理振幅の回路間に共通の電源ラインが存在
する必要がない。
(V17−Vg ) X (V+−V番)>0
(1)IVI−Va1>IVTI I
(2Jl V17−Vz l > l VT21(
3)ただし、VrzはMO8T9.10のしきい値電圧
であり、VT、はMO8T20.21のしきい値電圧で
ある。
(1)IVI−Va1>IVTI I
(2Jl V17−Vz l > l VT21(
3)ただし、VrzはMO8T9.10のしきい値電圧
であり、VT、はMO8T20.21のしきい値電圧で
ある。
また、C−MOSインバータ14.15はIVI−Vt
lの論理振幅で、レペルシ7り16はIVI−VJ+の
論理振幅で、第2のレベルシフタ22はIVl−Vzl
の論理振幅で各々、動作が可能である事が必要であるが
、いづれの回路もNチャンネルMO8Tと、Pチャンネ
ルMO8T のしきい値電圧の和よシも論理振幅が大で
あれば動作可能であ夛、通常Pチャンネル、Nチャンネ
ルMO8Tとも、1■以下にしきい値電圧を設定する事
は容易である。なお、81図、182図とも、各端子の
保護ダイオード等は簡単のため省略しである。また以上
の説明で14.15はC−MOSインバータを仮定して
いるが、これUMO8T6,8t−)”?(パ、MO8
Ts、 7に負荷に置換したレシオ型インバータでも構
成可能である。
lの論理振幅で、レペルシ7り16はIVI−VJ+の
論理振幅で、第2のレベルシフタ22はIVl−Vzl
の論理振幅で各々、動作が可能である事が必要であるが
、いづれの回路もNチャンネルMO8Tと、Pチャンネ
ルMO8T のしきい値電圧の和よシも論理振幅が大で
あれば動作可能であ夛、通常Pチャンネル、Nチャンネ
ルMO8Tとも、1■以下にしきい値電圧を設定する事
は容易である。なお、81図、182図とも、各端子の
保護ダイオード等は簡単のため省略しである。また以上
の説明で14.15はC−MOSインバータを仮定して
いるが、これUMO8T6,8t−)”?(パ、MO8
Ts、 7に負荷に置換したレシオ型インバータでも構
成可能である。
以上のように本発明によれは、簡単な回路構成により、
広範曲にわたる論理振−の変換が行なえしかも第1の論
理振幅による回路と第2の論理振幅による回路との間に
共通電源ラインを必要としない論理振幅変換回路t−得
ることができるのでその効果は大きい。
広範曲にわたる論理振−の変換が行なえしかも第1の論
理振幅による回路と第2の論理振幅による回路との間に
共通電源ラインを必要としない論理振幅変換回路t−得
ることができるのでその効果は大きい。
第1図は従来の論理振幅変換回路の一例の回路図、尾2
図は本発明の−*m例の回路図である。 l −第3の電源ライン、2 第2のll電源ライ
ン 3・・・ 第4の1を源ライン、4・・・・・入力
端子、5.6,7,8,9,10,11.12・・・・
・FE’l’、13・出力端子、14−C−MOSイン
バータ、14a・・・ 出力端子、15・ ・C−MO
Sインバータ、15a ・出力端子、16 ・・・
レペルシ7り、18.19.20.21・・・・・MO
SFET。
図は本発明の−*m例の回路図である。 l −第3の電源ライン、2 第2のll電源ライ
ン 3・・・ 第4の1を源ライン、4・・・・・入力
端子、5.6,7,8,9,10,11.12・・・・
・FE’l’、13・出力端子、14−C−MOSイン
バータ、14a・・・ 出力端子、15・ ・C−MO
Sインバータ、15a ・出力端子、16 ・・・
レペルシ7り、18.19.20.21・・・・・MO
SFET。
Claims (1)
- 第1の電源ラインと第20tmラインとの間の電位差を
第1の論理振幅とする入力信号、もしくは前記第1の論
理振幅の信号と該信号の否定論理信号とから成る入力信
号を入力し、前記第2の電源ラインとJIE3の電源ラ
インとの間の電位差を第2の論理振幅の信号に変換して
出力する第1のレベルシックと、該第2の論理振幅の信
号を入力し、前記第3の電源ラインと第4の電源ライン
との間の電位差をjg3の論理振幅とする信号に変換し
て出力する第2のレベルシフタとを含むことを特徴とす
る論理振幅変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57076168A JPS58194429A (ja) | 1982-05-07 | 1982-05-07 | 論理振幅変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57076168A JPS58194429A (ja) | 1982-05-07 | 1982-05-07 | 論理振幅変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58194429A true JPS58194429A (ja) | 1983-11-12 |
Family
ID=13597549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57076168A Pending JPS58194429A (ja) | 1982-05-07 | 1982-05-07 | 論理振幅変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58194429A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62159916A (ja) * | 1986-01-09 | 1987-07-15 | Toshiba Corp | レベル変換回路 |
JP2001211065A (ja) * | 2000-01-26 | 2001-08-03 | Sanyo Electric Co Ltd | レベルシフト回路 |
-
1982
- 1982-05-07 JP JP57076168A patent/JPS58194429A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62159916A (ja) * | 1986-01-09 | 1987-07-15 | Toshiba Corp | レベル変換回路 |
JP2001211065A (ja) * | 2000-01-26 | 2001-08-03 | Sanyo Electric Co Ltd | レベルシフト回路 |
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