JPH04290010A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH04290010A JPH04290010A JP5427291A JP5427291A JPH04290010A JP H04290010 A JPH04290010 A JP H04290010A JP 5427291 A JP5427291 A JP 5427291A JP 5427291 A JP5427291 A JP 5427291A JP H04290010 A JPH04290010 A JP H04290010A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- channel transistor
- input signal
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路、特に排他的
論理和またはその否定を構成する論理回路に関する。
論理和またはその否定を構成する論理回路に関する。
【０００２】一般に、ディジタル回路では、２つの入力
信号Ａ、Ｂの論理が異なる（Ｈ、ＬあるいはＬ、Ｈ）に
あるときに論理Ｈ（または論理Ｌ）を出力する排他的論
理和（またはその否定）回路が多用される。
信号Ａ、Ｂの論理が異なる（Ｈ、ＬあるいはＬ、Ｈ）に
あるときに論理Ｈ（または論理Ｌ）を出力する排他的論
理和（またはその否定）回路が多用される。
【０００３】
【従来の技術】第１従来例
図４は排他的論理和回路の基本的な構成図である。
【０００４】ノアゲート１には、ノアゲート２からの入
力信号Ａ、Ｂのノア論理信号と、アンドゲート３からの
入力信号Ａ、Ｂのアンド論理信号とが入力される。
力信号Ａ、Ｂのノア論理信号と、アンドゲート３からの
入力信号Ａ、Ｂのアンド論理信号とが入力される。
【０００５】２つの入力信号Ａ、Ｂの論理レベルが同じ
とき、例えばＡ→Ｈ、Ｂ→Ｈのときにアンドゲート３の
出力が真（Ｈ）となり、あるいは、Ａ→Ｌ、Ｂ→Ｌのと
きにもアンドゲート３の出力が真（Ｈ）となる。何れの
場合も、ノアゲート１の出力には偽（Ｌ）が現れ、排他
的論理和動作が行われる。
とき、例えばＡ→Ｈ、Ｂ→Ｈのときにアンドゲート３の
出力が真（Ｈ）となり、あるいは、Ａ→Ｌ、Ｂ→Ｌのと
きにもアンドゲート３の出力が真（Ｈ）となる。何れの
場合も、ノアゲート１の出力には偽（Ｌ）が現れ、排他
的論理和動作が行われる。
【０００６】すなわち、図４の回路は２つの入力信号Ａ
、Ｂの論理レベルが異なる（Ｈ、ＬまたはＬ、Ｈ））と
きに論理Ｈを出力する排他的論理和回路を構成している
。なお、ノアゲート１の代わりにオアゲートを接続すれ
ば、排他的論理和の否定回路を構成できる。
、Ｂの論理レベルが異なる（Ｈ、ＬまたはＬ、Ｈ））と
きに論理Ｈを出力する排他的論理和回路を構成している
。なお、ノアゲート１の代わりにオアゲートを接続すれ
ば、排他的論理和の否定回路を構成できる。
【０００７】しかし、この第１従来例を従来のＣＭＯＳ
構成で実現すると、排他的論理和構成の場合のトランジ
スタ数が１２個も必要となり、回路規模が大きくなると
いう欠点を持っている。なお、上記トランジスタ数１２
は、４個／ノアゲート、４個／アンドゲートとした場合
のカウント数である。 第２従来例 回路規模の点で有利な従来例として図５に示すものが知
られている。この例では、Ｎチャネル型の第１及び第２
トランスミッションゲート１１、１２、Ｐチャネル型の
ＦＥＴ負荷トランジスタ１３、ＣＭＯＳ構成のインバー
タゲート１４を備える。
構成で実現すると、排他的論理和構成の場合のトランジ
スタ数が１２個も必要となり、回路規模が大きくなると
いう欠点を持っている。なお、上記トランジスタ数１２
は、４個／ノアゲート、４個／アンドゲートとした場合
のカウント数である。 第２従来例 回路規模の点で有利な従来例として図５に示すものが知
られている。この例では、Ｎチャネル型の第１及び第２
トランスミッションゲート１１、１２、Ｐチャネル型の
ＦＥＴ負荷トランジスタ１３、ＣＭＯＳ構成のインバー
タゲート１４を備える。
【０００８】一方の入力信号Ａが論理Ｈのときに第１ト
ランスミッションゲート１１を導通させて他方の入力信
号Ｂを通過させ、また、他方の入力信号Ｂが論理Ｈのと
きに第２トランスミッションゲート１２を導通させて一
方の入力信号Ａを通過させる。ノードＮ１の論理が通過
信号の論理に依存し、通過信号の論理がＬのときにノー
ドＮ１の論理もＬになる。
ランスミッションゲート１１を導通させて他方の入力信
号Ｂを通過させ、また、他方の入力信号Ｂが論理Ｈのと
きに第２トランスミッションゲート１２を導通させて一
方の入力信号Ａを通過させる。ノードＮ１の論理が通過
信号の論理に依存し、通過信号の論理がＬのときにノー
ドＮ１の論理もＬになる。
【０００９】これによると、５個のトランジスタで排他
的論理和回路（その否定の場合には２個追加）を構成で
き、回路規模を小さくすることができる。しかし、負荷
側のトランジスタ（ＦＥＴ負荷トランジスタ１３）には
常に一定のゲート電圧ＶＧが印加されており、常時オン
状態となっているので、この負荷トランジスタ１３から
、論理Ｌの入力端子を介してグランドに至る直流パスが
形成されてしまい、消費電力が増大し、また、論理振幅
を大きくできないという欠点がある。 第３従来例 図６は上記の各欠点を除いた従来例であり、いわゆるプ
リチャージ法を用いるものである。クロック「Ｈ」の期
間でプリチャージトランジスタ１５をオンにしてノード
Ｎ２をプリチャージし、クロック「Ｌ」の期間で入力信
号Ａ、Ｂの排他的論理和をノードＮ２に現す。
的論理和回路（その否定の場合には２個追加）を構成で
き、回路規模を小さくすることができる。しかし、負荷
側のトランジスタ（ＦＥＴ負荷トランジスタ１３）には
常に一定のゲート電圧ＶＧが印加されており、常時オン
状態となっているので、この負荷トランジスタ１３から
、論理Ｌの入力端子を介してグランドに至る直流パスが
形成されてしまい、消費電力が増大し、また、論理振幅
を大きくできないという欠点がある。 第３従来例 図６は上記の各欠点を除いた従来例であり、いわゆるプ
リチャージ法を用いるものである。クロック「Ｈ」の期
間でプリチャージトランジスタ１５をオンにしてノード
Ｎ２をプリチャージし、クロック「Ｌ」の期間で入力信
号Ａ、Ｂの排他的論理和をノードＮ２に現す。
【００１０】この従来例によれば、少ないトランジスタ
数で構成できると共に、直流パスがないので消費電力を
少なくでき、論理振幅を大きくすることができる。
数で構成できると共に、直流パスがないので消費電力を
少なくでき、論理振幅を大きくすることができる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
第３従来例にあっては、クロックを用いた同期式である
ため、非同期回路の中では使用できないという問題点が
ある。
第３従来例にあっては、クロックを用いた同期式である
ため、非同期回路の中では使用できないという問題点が
ある。
【００１２】そこで本発明は、少ない素子で構成でき、
且つ直流パスをなくして消費電力を小さくできると共に
、論理振幅を大きくでき、しかも非同期回路の中でも使
用できる排他的論理和（またはその否定）回路を提供す
ることを目的としている。
且つ直流パスをなくして消費電力を小さくできると共に
、論理振幅を大きくでき、しかも非同期回路の中でも使
用できる排他的論理和（またはその否定）回路を提供す
ることを目的としている。
【００１３】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、所定の電位
差を持つ高電位側電源ＶＨ及び低電位側電源ＶＬと、該
高電位側電源ＶＨと出力端子間に接続された第１の回路
Ｃ１及び該出力端子と低電位側電源ＶＬとの間に接続さ
れた第２の回路Ｃ２とを備え、該第１の回路Ｃ１及び第
２の回路Ｃ２にそれぞれ接続される第１及び第２の入力
信号Ａ、Ｂの論理レベルが異なるときに前記第１の回路
Ｃ１を導通させ、また、第１及び第２の入力信号Ａ、Ｂ
の論理レベルが同じときに前記第２の回路Ｃ２を導通さ
せるように構成したことを特徴とする。
成するためその原理図を図１に示すように、所定の電位
差を持つ高電位側電源ＶＨ及び低電位側電源ＶＬと、該
高電位側電源ＶＨと出力端子間に接続された第１の回路
Ｃ１及び該出力端子と低電位側電源ＶＬとの間に接続さ
れた第２の回路Ｃ２とを備え、該第１の回路Ｃ１及び第
２の回路Ｃ２にそれぞれ接続される第１及び第２の入力
信号Ａ、Ｂの論理レベルが異なるときに前記第１の回路
Ｃ１を導通させ、また、第１及び第２の入力信号Ａ、Ｂ
の論理レベルが同じときに前記第２の回路Ｃ２を導通さ
せるように構成したことを特徴とする。
【００１４】
【作用】本発明では、２つの入力信号Ａ、Ｂの論理が異
なるとき（Ｈ、ＬまたはＬ、Ｈ）、第１の論理回路Ｃ１
に接続する高電位側電源ＶＨに対応した論理（例えばＨ
）が取り出される一方、２つの入力信号Ａ、Ｂの論理が
同じとき（Ｈ、ＨまたはＬ、Ｌ）、第２の回路Ｃ２に接
続する低電位側電源ＶＬに対応した論理（例えばＬ）が
取り出される。
なるとき（Ｈ、ＬまたはＬ、Ｈ）、第１の論理回路Ｃ１
に接続する高電位側電源ＶＨに対応した論理（例えばＨ
）が取り出される一方、２つの入力信号Ａ、Ｂの論理が
同じとき（Ｈ、ＨまたはＬ、Ｌ）、第２の回路Ｃ２に接
続する低電位側電源ＶＬに対応した論理（例えばＬ）が
取り出される。
【００１５】したがって、■２つの回路Ｃ１、Ｃ２をれ
ぞれ排他的論理和（ＥＯＲ）と論理積（ＡＮＤ）で構成
すればよく、トランジスタ数を少なくできる（後述の実
施例では８個）、■直流的なパスがないので電力消費を
改善でき、論理振幅を大きくできる、ことに加え、■ク
ロックを使わないので、非同期回路中でも支障なく使用
することができる。
ぞれ排他的論理和（ＥＯＲ）と論理積（ＡＮＤ）で構成
すればよく、トランジスタ数を少なくできる（後述の実
施例では８個）、■直流的なパスがないので電力消費を
改善でき、論理振幅を大きくできる、ことに加え、■ク
ロックを使わないので、非同期回路中でも支障なく使用
することができる。
【００１６】また、２つの電源ＶＨ、ＶＬを入れ換える
だけで、排他的論理和回路からその否定回路へ、または
この逆へと簡単に回路変更ができる。
だけで、排他的論理和回路からその否定回路へ、または
この逆へと簡単に回路変更ができる。
【００１７】
【実施例】以下、本発明を図面に基づいて説明する。図
２、図３は本発明に係る論理回路の一実施例を示す図で
ある。
２、図３は本発明に係る論理回路の一実施例を示す図で
ある。
【００１８】図２において、１０は高電位側電源として
の第１の電源、１１は該第１の電源１０よりも所定電位
だけ低い低電位側電源としての第２の電源であり、これ
らの電源間には、２つの直列回路２０、３０が接続され
ている。
の第１の電源、１１は該第１の電源１０よりも所定電位
だけ低い低電位側電源としての第２の電源であり、これ
らの電源間には、２つの直列回路２０、３０が接続され
ている。
【００１９】第１の直列回路２０は、第１の電源１０側
から、Ｐチャネル型のトランジスタＴ２１、Ｎチャネル
型のトランジスタＴ２２、Ｐチャネル型のトランジスタ
Ｔ２３及びＴ２４を順次に接続し、また、第２の直列回
路３０は、第１の電源１０側から、Ｎチャネル型のトラ
ンジスタＴ３１、Ｐチャネル型のトランジスタＴ３２、
Ｎチャネル型のトランジスタＴ３３及びＴ３４を順次に
接続して構成する。
から、Ｐチャネル型のトランジスタＴ２１、Ｎチャネル
型のトランジスタＴ２２、Ｐチャネル型のトランジスタ
Ｔ２３及びＴ２４を順次に接続し、また、第２の直列回
路３０は、第１の電源１０側から、Ｎチャネル型のトラ
ンジスタＴ３１、Ｐチャネル型のトランジスタＴ３２、
Ｎチャネル型のトランジスタＴ３３及びＴ３４を順次に
接続して構成する。
【００２０】これらの第１の直列回路２０及び第２の直
列回路３０は、各々対向するトランジスタのゲート同士
が接続されて入力信号ＡまたはＢの一方が加えられてお
り、具体的には、Ｔ２１とＴ３１のゲート及びＴ２３と
Ｔ３３のゲートに入力信号Ａが、Ｔ２２とＴ３２のゲー
ト及びＴ２４とＴ３４のゲートに入力信号Ｂが加えられ
ている。
列回路３０は、各々対向するトランジスタのゲート同士
が接続されて入力信号ＡまたはＢの一方が加えられてお
り、具体的には、Ｔ２１とＴ３１のゲート及びＴ２３と
Ｔ３３のゲートに入力信号Ａが、Ｔ２２とＴ３２のゲー
ト及びＴ２４とＴ３４のゲートに入力信号Ｂが加えられ
ている。
【００２１】したがって、Ｔ２１、Ｔ３１、Ｔ２２及び
Ｔ３２で構成される回路４１は、２つの入力信号Ａ、Ｂ
が異なる論理の組み合せ（Ｈ、ＬまたはＬ、Ｈ）のとき
に、Ｔ２１とＴ２２のペアまたはＴ３１とＴ３２のペア
が導通するから、本願の要旨に記載の「第１の回路」で
ある。また、Ｔ２３、Ｔ３３、Ｔ２４及びＴ３４で構成
される回路４２は、２つの入力信号Ａ、Ｂが同一論理の
組み合せ（Ｈ、ＨまたはＬ、Ｌ）のときに、Ｔ２３とＴ
２２ ペアまたはＴ３３とＴ３４のペアが導通するから
、本願の要旨に記載の「第２の回路」である。
Ｔ３２で構成される回路４１は、２つの入力信号Ａ、Ｂ
が異なる論理の組み合せ（Ｈ、ＬまたはＬ、Ｈ）のとき
に、Ｔ２１とＴ２２のペアまたはＴ３１とＴ３２のペア
が導通するから、本願の要旨に記載の「第１の回路」で
ある。また、Ｔ２３、Ｔ３３、Ｔ２４及びＴ３４で構成
される回路４２は、２つの入力信号Ａ、Ｂが同一論理の
組み合せ（Ｈ、ＨまたはＬ、Ｌ）のときに、Ｔ２３とＴ
２２ ペアまたはＴ３３とＴ３４のペアが導通するから
、本願の要旨に記載の「第２の回路」である。
【００２２】このような構成において、入力信号Ａ、Ｂ
がそれぞれ同一論理（Ｈ、ＨまたはＬ、Ｌ）にあるとき
には、第２の回路４２のＴ２３とＴ２４（またはＴ３３
とＴ３４）のペアだけが導通する。したがって、出力端
子４３と第２の電源１１の間が接続され、第２の電源１
１によって与えられる論理（例えば第２の電源１１が低
電位側であれば論理Ｌ）が出力される。
がそれぞれ同一論理（Ｈ、ＨまたはＬ、Ｌ）にあるとき
には、第２の回路４２のＴ２３とＴ２４（またはＴ３３
とＴ３４）のペアだけが導通する。したがって、出力端
子４３と第２の電源１１の間が接続され、第２の電源１
１によって与えられる論理（例えば第２の電源１１が低
電位側であれば論理Ｌ）が出力される。
【００２３】一方、入力信号Ａ、Ｂがそれぞれ異なる論
理（Ｈ、ＬまたはＬ、Ｈ）にあるときには、第１の回路
４１のＴ２１とＴ２２（またはＴ３１とＴ３２）のペア
だけが導通する。したがって、出力端子４３と第１の電
源１０の間が接続され、第１の電源１０によって与えら
れる論理（例えば第１の電源１０が高電位側であれば論
理Ｈ）が出力される。
理（Ｈ、ＬまたはＬ、Ｈ）にあるときには、第１の回路
４１のＴ２１とＴ２２（またはＴ３１とＴ３２）のペア
だけが導通する。したがって、出力端子４３と第１の電
源１０の間が接続され、第１の電源１０によって与えら
れる論理（例えば第１の電源１０が高電位側であれば論
理Ｈ）が出力される。
【００２４】すなわち、本実施例によれば、その真理値
を図３に示すように、２つの入力信号Ａ、Ｂの論理が異
なる（Ｈ、ＬまたはＬ、Ｈ）ときだけに、論理Ｈの出力
を得ることができ、排他的論理和を構成できる。
を図３に示すように、２つの入力信号Ａ、Ｂの論理が異
なる（Ｈ、ＬまたはＬ、Ｈ）ときだけに、論理Ｈの出力
を得ることができ、排他的論理和を構成できる。
【００２５】ここで、本実施例のトランジスタ数は、図
２からも明らかなように合計８個である。この数は、前
述の第１実施例と比べて２／３であるが、第２従来例（
５個）及び第３従来例（３個）に比べると多い。
２からも明らかなように合計８個である。この数は、前
述の第１実施例と比べて２／３であるが、第２従来例（
５個）及び第３従来例（３個）に比べると多い。
【００２６】しかし、本実施例では、第１の回路４１ま
たは第２の回路４２の一方しか導通しないので、直流的
なパスの形成を回避できる。したがって、消費電力を少
なくできる点、論理振幅を大きくできる点で、前述の第
２従来例よりも優れており、また、クロックを用いない
ので、非同期回路の中でも支障なく使用できる点で、前
述の第３従来例よりも優れている。
たは第２の回路４２の一方しか導通しないので、直流的
なパスの形成を回避できる。したがって、消費電力を少
なくできる点、論理振幅を大きくできる点で、前述の第
２従来例よりも優れており、また、クロックを用いない
ので、非同期回路の中でも支障なく使用できる点で、前
述の第３従来例よりも優れている。
【００２７】さらに、本実施例では、２つの電源１０、
１１を入れ替えるだけ、すなわち、第１の電源１０を第
２の回路４２に接続すると共に、第２の電源１１を第１
の回路４１に接続し直す（例えばマスクパターンの変更
）だけで、トランジスタの数を増やすことなく、しかも
基本的な回路の構成を変更することなく、排他的論理和
の「否定」回路を簡単に実現することができるという効
果もある。
１１を入れ替えるだけ、すなわち、第１の電源１０を第
２の回路４２に接続すると共に、第２の電源１１を第１
の回路４１に接続し直す（例えばマスクパターンの変更
）だけで、トランジスタの数を増やすことなく、しかも
基本的な回路の構成を変更することなく、排他的論理和
の「否定」回路を簡単に実現することができるという効
果もある。
【００２８】また、ゲートを共通にしたＰチャネルＭＯ
ＳＦＥＴとＮチャネルＭＯＳＦＥＴの組（４組）を、電
源に対して直列に接続するという形式のため、マスクレ
イアウトの上からも少ない面積でレイアウトすることが
できる。
ＳＦＥＴとＮチャネルＭＯＳＦＥＴの組（４組）を、電
源に対して直列に接続するという形式のため、マスクレ
イアウトの上からも少ない面積でレイアウトすることが
できる。
【００２９】
【発明の効果】本発明によれば、少ない素子で構成でき
、且つ直流パスをなくして消費電力を小さくできると共
に、論理振幅を大きくでき、しかも非同期回路の中でも
使用できる排他的論理和（またはその否定）回路を提供
することができる。
、且つ直流パスをなくして消費電力を小さくできると共
に、論理振幅を大きくでき、しかも非同期回路の中でも
使用できる排他的論理和（またはその否定）回路を提供
することができる。
【図１】本発明の原理図である。
【図２】一実施例の回路図である。
【図３】一実施例の真理値図である。
【図４】第１従来例の構成図である。
【図５】第２従来例の構成図である。
【図６】第３従来例の構成図である。
ＶＨ：高電位側電源
ＶＬ：低電位側電源
Ｃ１：第１の回路
Ｃ２：第２の回路
１０：第１の電源（高電位側電源）
１１：第２の電源（低電位側電源）
４１：第１の回路
４２：第２の回路
４３：出力端子
Claims (4)
- 【請求項１】所定の電位差を持つ高電位側電源（ＶＨ）
及び低電位側電源（ＶＬ）と、該高電位側電源（ＶＨ）
と出力端子間に接続された第１の回路（Ｃ１）及び該出
力端子と低電位側電源（ＶＬ）との間に接続された第２
の回路（Ｃ２）とを備え、該第１の回路（Ｃ１）及び第
２の回路（Ｃ２）にそれぞれ接続される第１及び第２の
入力信号（Ａ、Ｂ）の論理レベルが異なるときに前記第
１の回路（Ｃ１）を導通させ、また、第１及び第２の入
力信号（Ａ、Ｂ）の論理レベルが同じときに前記第２の
回路（Ｃ２）を導通させるように構成したことを特徴と
する論理回路。 - 【請求項２】前記第１及び第２の入力信号（Ａ、Ｂ）の
論理レベルが異なるときに前記第２の回路（Ｃ２）を導
通させ、また、第１及び第２の入力信号（Ａ、Ｂ）の論
理レベルが同じときに前記第１の回路（Ｃ１）を導通さ
せるように構成したことを特徴とする請求項１記載の論
理回路。 - 【請求項３】前記第１の回路（Ｃ１）は、ゲートが第１
の入力信号Ａに接続された第１のＰチャネルトランジス
タ及びゲートが第２の入力信号Ｂに接続された第２のＰ
チャネルトランジスタを前記出力端子と高電位側電源（
ＶＨ）間に直列接続した第３の回路と、ゲートが第１の
入力信号Ａに接続された第１のＮチャネルトランジスタ
及びゲートが第２の入力信号Ｂに接続された第２のＮチ
ャネルトランジスタを出力端子と低電位側電源（ＶＬ）
間に直列接続した第４の回路と、からなり、前記第２の
回路（Ｃ２）は、ゲートが第１の入力信号Ａに接続され
た第３のＰチャネルトランジスタ及びゲートが第２の入
力信号Ｂに接続された第４のＰチャネルトランジスタを
前記出力端子と高電位側電源（ＶＨ）間に直列接続した
第５の回路と、ゲートが第１の入力信号Ａに接続された
第３のＮチャネルトランジスタ及びゲートが第２の入力
信号Ｂに接続された第４のＮチャネルトランジスタを出
力端子と低電位側電源（ＶＬ）間に直列接続した第６の
回路と、からなることを特徴とする請求項１記載の論理
回路。 - 【請求項４】前記第２の回路（Ｃ２）は、ゲートが第１
の入力信号Ａに接続された第１のＰチャネルトランジス
タ及びゲートが第２の入力信号Ｂに接続された第２のＰ
チャネルトランジスタを前記出力端子と高電位側電源（
ＶＨ）間に直列接続した第３の回路と、ゲートが第１の
入力信号Ａに接続された第１のＮチャネルトランジスタ
及びゲートが第２の入力信号Ｂに接続された第２のＮチ
ャネルトランジスタを出力端子と低電位側電源（ＶＬ）
間に直列接続した第４の回路と、からなり、前記第１の
回路（Ｃ１）は、ゲートが第１の入力信号Ａに接続され
た第３のＰチャネルトランジスタ及びゲートが第２の入
力信号Ｂに接続された第４のＰチャネルトランジスタを
前記出力端子と高電位側電源（ＶＨ）間に直列接続した
第５の回路と、ゲートが第１の入力信号Ａに接続された
第３のＮチャネルトランジスタ及びゲートが第２の入力
信号Ｂに接続された第４のＮチャネルトランジスタを出
力端子と低電位側電源（ＶＬ）間に直列接続した第６の
回路と、からなることを特徴とする請求項１記載の論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5427291A JPH04290010A (ja) | 1991-03-19 | 1991-03-19 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5427291A JPH04290010A (ja) | 1991-03-19 | 1991-03-19 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290010A true JPH04290010A (ja) | 1992-10-14 |
Family
ID=12965942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5427291A Withdrawn JPH04290010A (ja) | 1991-03-19 | 1991-03-19 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290010A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07212222A (ja) * | 1993-12-24 | 1995-08-11 | Bull Sa | 電子ゲートツリー |
| JPH0876976A (ja) * | 1994-09-08 | 1996-03-22 | Nec Corp | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 |
-
1991
- 1991-03-19 JP JP5427291A patent/JPH04290010A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07212222A (ja) * | 1993-12-24 | 1995-08-11 | Bull Sa | 電子ゲートツリー |
| JPH0876976A (ja) * | 1994-09-08 | 1996-03-22 | Nec Corp | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1188143A (ja) | 半導体回路 | |
| KR100686983B1 (ko) | 레벨 컨버터 회로 | |
| JPH02188024A (ja) | レベルシフト回路 | |
| KR100263785B1 (ko) | 상보형 금속 산화막 반도체 회로 | |
| US5250855A (en) | Fast logic circuits | |
| JPH04290010A (ja) | 論理回路 | |
| US4733365A (en) | Logic arithmetic circuit | |
| JPH05291942A (ja) | 複合論理回路 | |
| US6137314A (en) | Input circuit for an integrated circuit | |
| US20020125915A1 (en) | Logic gate with symmetrical propagation delay from any input to any output and a controlled output pulse width | |
| JPS59191936A (ja) | 高速論理回路 | |
| JPS62163417A (ja) | 半導体集積回路装置 | |
| JPS6037822A (ja) | Ｃｍｏｓ論理回路 | |
| US20060158221A1 (en) | Logic circuit combining exclusive OR gate and exclusive NOR gate | |
| JPH03258115A (ja) | インバータ回路装置 | |
| JPH0218499B2 (ja) | ||
| JPH11214981A (ja) | レベルシフト回路 | |
| KR100278992B1 (ko) | 전가산기 | |
| KR0179906B1 (ko) | 전감산기 | |
| JP2674910B2 (ja) | スリーステートバッファ回路 | |
| JPH09135163A (ja) | 論理回路 | |
| KR940000267B1 (ko) | 직렬 비교기 집적회로 | |
| JP3915251B2 (ja) | 論理回路 | |
| JPH0377537B2 (ja) | ||
| KR930008944B1 (ko) | 전압전달 집적회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |