KR0179906B1 - 전감산기 - Google Patents

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KR0179906B1 KR1019960009857A KR19960009857A KR0179906B1 KR 0179906 B1 KR0179906 B1 KR 0179906B1 KR 1019960009857 A KR1019960009857 A KR 1019960009857A KR 19960009857 A KR19960009857 A KR 19960009857A KR 0179906 B1 KR0179906 B1 KR 0179906B1
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류종필
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문정환
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    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting

Abstract

본 발명은 입·출력 자리빌림 비트의 처리속도를 개선하여 전체적인 동작속도를 개선한 전감산기에 관한 것으로, 피연산수(A)와 연산수(B)를 인가받아 처리하는 제 1 배타적 논리합 회로(X-OR)와; 상기 제 1 배타적 논리합 회로(X-OR)의 출력과 앞 비트로의 자리빌림(C)을 인가받아 연산에 의한 차(Y)를 출력하는 제 2 배타적 논리합 회로(X-OR)와; 상기 피연산수(A)를 반전시키는 제 1 반전기(INV)와; 게이트는 상기 피연산수(A)를 인가받고 소오스는 접지된 제 1 엔모스페트(NMOSFET)와; 게이트는 상기 제 1 반전기(INV)의 출력을 인가받고 소오스는 접지된 제 2 엔모스페트(NMOSFET)와; 게이트는 상기 연산수(B)를 게이트로 인가받고 소오스는 소정의 전원전압(VDD)를 인가받는 제 3 피모스페트(PMOSFET)와; 게이트는 상기 앞 비트로의 자리빌림(C)을 게이트로 인가받고 소오스는 소정의 전원전압(VDD)를 인가받는 제 4 피모스페트(PMOSFET)와; 입력단자가 상기 제 1, 2 엔모스페트 및 제 3, 4 피모스페트의 각각의 드레인과 공통 접속된 것으로, 자리빌림(BO)을 출력하는 제 2 반전기(INV)로 구성된다. 이때, 상기 제 1, 2 엔모스페트와 제 3, 4 피모스페트의 콘덕턴스(G)는 그들의 상대적인 크기가 0.5 : 1.5 : 1 : 1의 비율이 되도록 구성된다.

Description

전감산기
제1도의 (a)와 (b)는 각각 종래 전감산기의 구성회로도와 그 전감산기의 동작기능을 나타낸 진리표.
제2도는 상기 제1도의 전감산기를 이용하여 2 비트를 감산하도록 구성한 2 비트 전감산기의 구성회로도.
제3도는 본 발명에 따른 전감산기의 구성회로도.
제4도는 상기 제3도에 도시된 전감산기의 자리빌림 처리회로가 소정의 신호를 인가받음에 따라 형성하게 되는 등가회로도.
제5도는 상기 제3도에 도시된 전감산기의 동작기능을 나타낸 진리표.
* 도면의 주요 부분에 대한 부호의 설명
TN1,TN2: 엔모스페트(NMOSFET) TP3,TP4: 피모스페트 (PMOSFET)
INV1,INV2: 반전기 G1-G4: 콘덕턴스
본 발명은 전감산기에 관한 것으로, 특히 입·출력 자리빌림 비트의 처리속도를 개선하여 전체적인 동작속도를 개선한 전감산기에 관한 것이다.
제1도의 (a)는 종래 전감산기를 도시한 구성회로도로서, 이에 도시된 바와 같이 제 1입력(A)과 제 2입력(B)를 인가받아 처리하는 제 1 배타적 논리합 회로(Exclusive OR Gate; X-OR1)와; 상기 제 1 배타적 논리합 회로(X-OR1)의 출력과 제3입력(C)을 인가받아 처리하는 제 2 배타적논리합 회로(X-OR2)와; 상기 제 1 배타적 논리합 회로(X-OR1)의 출력을 인가받아 반전시키는 제 1 반전기(INV1)와; 상기 제 1 입력(A)을 인가받아 반전시키는 제 2 반전기(INV2)와; 상기 제 3 입력(C)과 제 1 반전기(INV1)의 출력을 인가받아 처리하는 제 1 낸드회로(NAND1)와; 상기 제 2 입력(B)과 제 2 반전기의 출력을 인가받아 처리하는 제 2 낸드회로(NAND2)와; 상기 제 1 낸드회로(NAND1)와 제 2 낸드회로(NAND2)의 출력을 인가받아 처리하는 제 3 낸드회로(NAND3)로 구성되었다. 이때, 상기 제 1입력(A)은 피연산수 비트이고, 제 2 입력(B)은 연산수 비트이며, 제 3 입력(C)은 앞 비트로의 자리 빌림을 나타내는 비트이다. 그리고, 제 2 배타적 논리합 회로(X-OR2)의 출력(Y)은 연산에 의하여 얻어지는 차(差) 비트이고, 제 3 낸드회로(NAND3)의 출력(BO)은 다음 비트로부터의 자리빌림을 나타내는 비트이다.
이와 갈이 구성된 전감산기의 동작에 대해서 간단히 설명하면 다음과 같다.
먼저, 연산에 의하여 얻어지는 차(差) 비트를 구하는 동작은 제 1 배타적 논리합 회로(X-OR1)가 피연산수(A)와 연산수(B)를 인가받아 처리하는 단계와; 제 2 배타적 논리합 회로(X-OR2)가 상기 제 1 배타적 논리합 회로(X-OR1)의 출력과 자리빌림 입력(C)을 인가받아 처리하는 단계로 구성되었다.
그리고, 자리빌림 출력(BO)을 구하는 동작은 제 1 반전기(INV1)가 상기 제 1 배타적 논리합 회로(X-OR1)의 출력을 인가받아 반전시키는 단계와; 제 2 반전기(INV2)가 피연산수(A)를 인가받아 반전시키는 단계와; 제 1 낸드회로(NAND1)가 자리빌림 입력(C)과 제 1 반전기(INV1)의 출력을 인가받아 처리하는 단계와; 제 2 낸드회로(NAND2)가 연산수(B)와 제 2 반전기(INV2)의 출력을 인가받아 처리하는 단계와; 제 3 낸드회로(NAND3)가 상기 제 1 낸드회로(NAND1)와 제 2 낸드회로(NAND2)의 출력을 인가받아 처리하는 단계로 구성되었다.
제1(b)도는 상기와 같이 구성된 전감산기의 동작기능을 도시한 진리표로서, 이에 대한 설명은 일반적으로 잘 알려져 있으므로 생략한다.
그러나, 상기와 같이 구성된 종래 전감산기는 다른 연산 논리회로(일례로, 전가산기)에 비해서 상대적으로 매우 느리게 동작한다는 공지된 문제점이 있다. 이는 상기 제1도의 구성회로도를 통해서도 알 수 있듯이, 입·출력 자리빌림 비트를 처리하는 부분의 구성회로가 매우 복잡하게 구성되었기 때문이다. 즉, 상기 입·출력 자리빌림 비트를 처리하는 부분의 처리속도가 비트의 차를 처리하는 부분의 처리속도보다 느렸기 때문이다.
한편, 제2도는 상기 제1(a)도에 도시된 전감산기를 이용하여 구성한 2 비트 전감산기로서, 이와 같이 구성된 2 비트 전감산기도 상기에서 설명한 바와 마찬가지로, 각각의 전감산기 동작속도가 다른 연산 논리회로보다 작다는 문제점을 그대로 포함하고 있기 때문에, 전반적인 동작시간이 누진적으로 증가한다는 문제점이 있다.
이에 본 발명은 상기와 같은 문제점을 개선하기 위하여 창안한 것으로, 입·출력 자리빌림 비트의 처리속도를 빠르게 하여 전체적인 동작속도를 개선한 전감산기를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 제 1 입력(A)과 제 2 입력(B)을 인가받는 제 1 배타적 논리합 회로(X-OR)와; 상기 제 1 배타적 논리합 회로(X-OR)의 출력과 제 3 입력(C)을 인가받는 제 2배타적 논리합 회로(X-OR)와; 상기 제 1 입력(A)을 인가받는 제 1 반전기(INV)와; 게이트는 상기 제 1 입력(A)을 인가받고 소오스는 접지된 제 1 엔모스페트(NMOSFET)와; 게이트는 상기 제 1 반전기(INV)의 출력을 인가받고 소오스는 접지된 제 2 엔모스페트(NMOSFET)와; 게이트는 상기 제 2 입력(B)을 인가받고 소오스는 소정의 전원전압(VDD)를 인가받는 제 3 피모스페트(PMOSFET)와; 게이트는 상기 제 3입력(C)을 인가받고 소오스는 소정의 전원전압(VDD)를 인가받는 제 4 피모스페트(PMOSFET)와; 입력단자가 상기 제 1, 2 엔모스페트(NMOSFET) 및 제 3, 4 피모스페트(PMOSFET)의 드레인과 공통 접속된 제 2 반전기(INV)로 구성된 것을 특징으로 한다.
이때, 상기 제 1, 2 엔모스페트(NMOSFET)와 제 3, 4 피모스페트(PMOSFET)는 콘덕턴스(G)의 상대적인 크기가 0.5 : 1.5 : 1 : 1 의 비율이 되도록 구성되는 것을 특징으로 한다.
이하, 상기와 같이 구성된 본 발명의 바람직한 실시예를 설명한다.
제3도는 본 발명의 바람직한 실시예를 도시한 구성도로서, 이에 도시된 바와 같이 피연산수(A)와 연산수(B)를 인가받아 처리하는 제 1 배타적 논리합 회로(X-OR1)와; 상기 제 1 배타적 논리합 회로(X-OR2)의 출력과 앞 비트로의 자리빌림(C)을 인가받아 연산에 의한 차(Y)를 출력하는 제 2 배타적 논리합 회로(X-OR2)와; 상기 피연산수(A)를 인가받아 반전시키는 제 1 반전기(INV1)와; 게이트는 상기 피연산수(A)를 인가받고 소오스는 접지된 제 1 엔모스페트(NMOSFET;TN1)와; 게이트는 상기 제 1 반전기(INV1)의 출력을 인가받고 소오스는 접지된 제 2 엔모스페트(NMOSFET;TN2)와; 게이트는 상기 연산수(B)를 게이트로 인가받고 소오스는 소정의 전원전압(VDD)를 인가받는 제 3 피모스페트(PMOSFET;TP3)와; 게이트는 상기 앞 비트로의 자리빌림(C)을 게이트로 인가받고 소오스는 소정의 전원전압(VDD)를 인가받는 제 4 피모스페트(PMOSFET:TP4)와; 입력단자가 상기 제 1, 2 엔모스페트(TN1, TN2) 및 제 3, 4 피모스페트(TP3, TP4)의 각각의 드레인과 공통 접속된 제 2 반전기(INV2)로 구성된다. 이때, 상기 제 2 반전기는 다음 비트로부터의 자리빌림(BO)을 출력한다.
한편, 상기 제 3, 4 피모스페트(TP3, TP4)는 같은 크기의 제 3, 4 콘덕턴스(G3=G4)를 갖도록 구성되고, 상기 제 1 엔모스페트(TN1)는 상기 제 3 콘턱턴스(G3)의 1/2배가 되는 제 1 콘덕턴스(G1=0.5G3)를 갖도록 구성되며, 제 2 엔모스페트(TN2)는 제 3 콘덕턴스(G3)의 3/2배가 되는 제 2 콘덕턴스(G2=1.5G3)가 되도록 구성된다. 이때, 상기 각각의 콘덕턴스(G1-G4)는 그에 대응하는 트랜지스터(TN1, TN2, TP3, TP4)의 턴-온(TURN-ON) 저항(R1-R4)의 역수(1/R1-1/R4)를 나타낸다.
이와 같이 구성된 전감산기의 차(Y)를 구하는 부분의 회로구성은 종래 전감산기와 동일하게 구성되어 있기 때문에, 그 동작도 서로가 일치하는 것은 당연하다. 따라서, 이 부분의 동작설명은 생략한다.
이하, 제3도와 제4도를 참조하여 본 발명에 따른 전감산기의 자리빌림(BO) 처리회로의 동작에 대해서 설명한다.
먼저, 제3도를 참조하여 자리빌림(BO) 처리회로의 일반적인 동작에 대해서 설명하면 다음과 같다.
제 1 엔모스페트(TN1)는 상기 피연산수(A)가 하이(1)인 경우에 동작하고, 제 2 엔모스페트(TN2)는 그 피연산수(A)가 로우(0)인 경우에 동작하며, 제 3, 4 피모스페트(TP3, TP4)는 그들에 입력되는 연산수(B)와 앞 비트로의 자리빌림(C)이 각각 하이(1)인 경우에 동작한다.
따라서, 접지(GND)와 제 2 반전기(INV2) 사이의 접지 콘덕턴스(GGND)는, 피연산수(A)에 따라 제 1 엔모스페트(TN1)가 동작하게 되면 '0.5G3'가 되고, 제 2 엔모스페트(TN2)가 동작하게 되면 '1.5G3'가 된다. 그리고, 전원전압(VDD)과 제 2 반전기(INV2) 사이의 전원전압 콘덕턴스(GVDD)는 제 3, 4 피모스페트(TP3, TP4)가 모두 동작하면 '2G3'가 되고, 상기 제 3, 4 피모스페트(TP3, TP4) 중에서 임의의 하나가 동작하면 '1G3'가 되며, 두 개의 피모스페트(TP3, TP4)가 모두 동작하지 않으면 '0'이 된다.
이와 같이 접지(GND)와 제 2 반전기(INV2) 사이의 접지 콘덕턴스(GGND)와 전원전압(VDD)과 제2반전기 사이의 전원전압 콘덕턴스(GVDD)가 결정되면, 그 콘덕턴스(GGND, GVDD)의 차이에 의해 상기 제 2 반전기(INV2)의 출력(BO)이 결정된다. 즉, 접지 콘덕턴스(GGND)가 전원전압 콘덕턴스(GVDD)보다 크면 접지전위(GND)가 반전되어 출력되기 때문에 하이(High)가 되고, 그 반대(GGNDGVDD)의 경우이면 전원전압(VDD)이 반전되어 출력되기 때문에 로우(Low)가 된다.
이어서, 제4도를 참조하여 상기 자리빌림(BO) 처리회로의 동작에 대한 일례를 설명하면 다음과 같다.
제4도는 피연산수(A)와 연산수(B) 및 자리빌림(C)이 각각 하이(1), 로우(0), 로우(0)인 경우의 제3도의 자리빌림 처리회로에 대한 등가회로도이다. 이에 도시된 바와 같이, 피연산수(1)를 직접 인가받는 제 1 엔모스페트(TN1)는 동작하고, 그 피연산수(1)를 제 1 반전기(INV1)를 통해 인가받는 제 2 엔모스페트(TN2)는 동작하지 않기 때문에, 접지(GND)와 제 2 반전기(INV2) 사이의 접지 콘덕턴스(GGND)는 '0.5G3'가 된다. 그리고 상기 연산수(0)와 자리빌림(0)을 각각의 게이트로 인가받는 제 3, 4 피모스페트(TP3, TP4)는 동작하지 않기 때문에, 전원전압(VCC)과 제 2 반전기(INV2)사이의 전원전압 콘덕턴스(GVDD)는 '2G3'가 된다. 따라서, 제 2 반전기(INV2)의 출력(BO)이 로우(0)가 된다.
한편, 제5도는 상기 제3도에 도시된 전감산기의 입·출력 자리비림 비트의 처리동작 결과를 도시한 진리표로서, 상기 제1(a)도에 도시된 종래 전감산기의 동작기능과 일치하고 있음을 보여주고 있다.
지금까지 설명한 상세한 내용과 첨부한 도면을 통해서 알 수 있듯이, 두 개의 엔모스페트(NMOSFET)와 두 개의 피모스페트(PMOSFET) 및 두 개의 반전기(INV)로 구성되는 본 발명에 따른 자리빌림 처리회로는 상기 두 개의 반전기(INV)에서만 약간의 동작 지연이 일어나므로, 두 개의 반전기와 세 개의 낸드회로로 구성된 종래 전감산기의 자리빌림 처리회로보다 그 구성이 훨씬 간단하면서도 처리속도가 월등히 빠르다.
따라서, 본 발명에 따른 전감산기는 종래 전감산기 보다 훨씬 빠르게 동작하는 효과가 있다. 특히, 본 발명에 따른 전감산기를 병렬로 연결하여 사용하는 경우에 그 효과가 뛰어나다.

Claims (2)

  1. 제 1 입력(A)과 제 2 입력(B)을 인가받는 제 1 배타적 논리합 회로(X-OR)와; 상기 제 1 배타적 논리합 회로(X-OR)의 출력과 제 3 입력(C)을 인가받는 제 2배타적 논리합 회로(X-OR)와; 상기 제 1 입력(A)을 인가받는 제 1 반전기(INV)와; 게이트는 상기 제 1 입력(A)을 인가받고 소오스는 접지된 제 1 엔모스페트(NMOSFET)와; 게이트는 상기 제 1 반전기(INV)의 출력을 인가받고 소오스는 접지된 제 2 엔모스페트(NMOSFET)와; 게이트는 상기 제 2 입력(B)을 인가받고 소오스는 소정의 전원전압(VDD)를 인가받는 제 3 피모스페트(PMOSFET)와; 게이트는 상기 제 3입력(C)을 인가받고 소오스는 소정의 전원전압(VDD)를 인가받는 제 4 피모스페트(PMOSFET)와; 입력단자가 상기 제 1, 2 엔모스페트(NMOSFET) 및 제 3, 4 피모스페트(PMOSFET)의 드레인과 공통 접속된 제 2 반전기(INV)로 구성된 것을 특징으로 하는 전감산기.
  2. 제1항에 있어서, 상기 제 3, 4 피모스페트(PMOSFET)는 같은 크기의 제 3, 4 콘덕턴스(G3=G4)를 갖도록 구성되고, 상기 제 1 엔모스페트(NMOSFET)는 상기 제 3 콘턱턴스(G3)의 1/2배가 되는 제 1 콘덕턴스(G1=0.5G3)를 갖도록 구성되며, 제 2 엔모스페트(NMOSFET)는 제 3 콘덕턴스(G3)의 3/2배가 되는 제 2 콘덕턴스(G2=1.5G3)가 되도록 구성되는 것을 특징으로 하는 전감산기.
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