KR0167302B1

KR0167302B1 - 곱셈기의 4:2 압축기회로

Info

Publication number: KR0167302B1
Application number: KR1019950068652A
Authority: KR
Inventors: 박성수
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1995-12-30
Filing date: 1995-12-30
Publication date: 1999-01-15
Also published as: KR970049464A

Abstract

본 발명은 곱셈기의 4:2 압축기회로에 관한 것으로, 종래에는 많은 트랜지스터들을 포함하여, 칩의 레이아웃 면적을 증가시키고, 큰 지연시간을 갖는 단점을 갖는다. 따라서, 본 발명은 외부로 부터 입력된 제1비트 내지 4비트의 데이타 중에서, 3비트를 입력받아, 그 3비트 중에서 논리값 1을 갖는 비트가 2개 이상일 때만, 논리값 1의 제1캐리비트를 출력하는 투카운터회로를 구비하여, 전체적으로 레이아웃 면적을 줄이고 속도를 빠르게 하여 많은 비트수의 곱셈기에서 유용하게 쓰일 수 있도록 한다.

Description

곱셈기의 4:2 압축기회로

제1도는 종래의 곱셈기의 4:2 압축기회로의 구성도.

제2도는 본 발명의 곱셈기의 4:2 압축기회로의 구성도.

제3도는 제2도의 투카운터회로의 상세 구성도.

* 도면의 주요부분에 대한 부호의 설명

10 : 제1캐리비트발생부 30,80 : 합계산부

40 : 제2캐리비트발생부 70,90 : 투카운터회로

본 발명은 곱셈기의 4:2 압축기회로에 관한 것으로, 특히 새롭게 고안된 투카운터회로를 구비하여, 전체적으로 레이아웃(lay-out) 면적을 줄이고 속도를 빠르게 하여 많은 비트수의 곱셈기에서 유용하게 쓰일 수 있는 곱셈기의 최적화된 4:2 압축기회로에 관한 것이다.

일반적으로 곱셈기의 4:2 압축기는 4개의 2진입력(a∼d)과 한개의 캐리(carry)입력(Cin)을 받은 후, 2진입력(a∼d) 및 캐리입력(Cin)의 합(S)과, 캐리(C1), (C2)를 출력하는 회로로서, 32비트이상의 곱셈기에 많이 포함된다. 여기서, 상기 캐리(C2)는 입력되는 캐리(Cin)와 상관없이 만들어져서 캐리가 상위 비트로 계속 전파되는 것을 막기 위한 것이다.

또한, 4:2 압축기의 출력중에서 1의 갯수는 다음과 같은 식(1)으로 표현될 수 있다.

여기서, 캐리(C1), (C2) 및 합(S)은 0 또는 1의 값을 가진다.

이와 같이, 4개의 2진입력(a∼d)과 한개의 캐리입력(Cin)을 갖는 종래의 4:2 압축기는 다음과 같은 부울(boolean)함수의 식(2∼5)으로 표현된다.

이러한 종래의 4:2 압축기회로는 제1도에 도시된 바와 같이, 상기 식(2)에 의해 계산되는 캐리(C2)를 발생시키는 제1캐리비트발생부(10)와, 상기 식(4)에 의해 계산되는 합(S)을 계산하기 위한 합계산부(30)와, 상기 식(3)에 의해 계산되는 캐리(C1)를 발생시키는 제2캐리비트발생부(40)로 구성된다.

상기 제1캐리비트발생부(10)는 4개의 2진입력(a∼d)에 따라 캐리(C2)를 출력하는 피모스트랜지스터(11∼14), (19) 및 앤모스트랜지스터(15∼18)로 구성된다.

상기 합계산부(30)는 4개의 2진입력(a∼d)을 익스클루시브오아연산하여 출력(K)을 발생시키는 익스클루시브오아게이트(31∼33)와, 그 출력(K)과 입력되는 캐리(Cin)를 익스클루시브오아연산하여 합(S)을 출력하는 익스클루시브오아게이트(34)로 구성된다.

상기 제2게이트(40)는 4개의 2진입력(a∼d)과 상기 출력(K)과 입력되는 캐리(Cin)에 따라 캐리(C1)를 출력하는 피모스트랜지스터(41∼44), (49∼50), (53∼55), (59) 및 앤모스트랜지스터(45∼48), (51∼52), (56∼57), (60)로 구성된다.

이와 같이 구성된 종래의 4:2 압축기회로는 아래와 같은 표 1에 따라 동작된다.

그러나, 상기와 같은 종래의 4:2 압축기회로는 필수적으로 사용되는 4개의 익스클루시브오아게이트를 제외하면, 제1 및 제2캐리발생부에서 사용된 30개의 트랜지스터들을 포함하여, 칩의 레이아웃(lay-out) 면적을 증가시키고, 큰 지연시간을 갖는 단점을 갖는다.

따라서, 본 발명의 목적은 투카운터회로를 구비하여, 전체적으로 레이아웃(lay-out) 면적을 줄이고 속도를 빠르게 하여 많은 비트수의 곱셈기에서 유용하게 쓰일 수 있는 곱셈기의 최적화된 4:2 압축기회로를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명은 외부로 부터 입력된 제1비트 내지 4비트의 데이타 중에서, 3비트를 입력받아, 그 3비트 중에서 논리값 1을 갖는 비트가 2개 이상일 때만, 논리값 1의 제1캐리비트를 출력하는 제1투카운터회로와, 상기 3비트의 입력 및 전단으로 부터 인가된 캐리비트를 합산하여 제1 및 제2합비트를 출력하는 합계산부와, 그 합계산부로 부터 출력된 제1합비트 및 상기 제1비트 및 전단으로 부터 인가된 캐리비트 중에서 논리값 1을 갖는 비트가 2개 이상일 때만, 논리값 1의 제2캐리비트를 출력하는 제2투카운터회로로 구성되는 것을 특징으로 한다.

이하, 본 발명의 실시예를 첨부된 도면을 설명한다.

본 발명에 의한 곱셈기의 4:2 압축기회로는 제2도에 도시된 바와 같이, 세개의 2진입력(b∼d) 중에서 논리값이 1인 입력의 갯수가 2개 이상일 때만 1의 값을 갖는 캐리(C2)를 출력하는 투카운터(two counter)회로(70)와, 2진입력(b∼d) 및 입력되는 캐리(Cin)를 합산하여 합(K'), (S)을 출력하는 합계산부(80)와, 그 합계산부(80)로 부터 출력된 합(K')과 2진입력(a)과 입력되는 캐리(Cin)에 따라 캐리(C1)를 출력하는 투카운터회로(90)로 구성된다.

게이트레벨의 상기 투카운터회로(70)는 제3도의 (a)에 도시된 바와 같이, 2진입력(b), (c)을 앤드연산하는 앤드게이트(71)와, 2진입력(b), (d)을 앤드연산하는 앤드게이트(72)와, 2진입력(c), (d)을 앤드연산하는 앤드게이트(73)와, 상기 앤드게이트(71), (72), (73)의 출력을 오아연산하여 캐리(C2)를 출력하는 오아게이트(74)로 구성된다.

트랜지스터레벨의 상기 투카운터회로(70)는 제3도의 (b)에 도시된 바와 같이, 전원전압(VCC)을 소스로, 2진입력(d)을 게이트로 입력받는 피모스트랜지스터(101)와, 2진입력(d)을 게이트로 각각 입력받고, 상기 피모스트랜지스터(101)와 순차적으로 직렬연결된 피모스트랜지스터(102), (104)와, 전원전압(VCC)을 소스로, 2진입력(b)을 게이트로 입력받고, 드레인이 상기 피모스트랜지스터(102)의 드레인과 연결된 피모스트랜지스터(103)와, 2진입력(d)을 게이트로 입력받고, 상기 피모스트랜지스터(103)와 직렬연결된 피모스트랜지스터(105)와, 2진입력(b)을 게이트로 입력받고, 드레인이 상기 피모스트랜지스터(104), (105)의 드레인과 공통연결된 앤모스트랜지스터(106)와, 2진입력(c)을 게이트로 입력받고, 드레인이 상기 앤모스트랜지스터(106)의 소스와 연결되고, 소스가 접지된 앤모스트랜지스터(107)와, 2진입력(d)을 게이트로 입력받고, 드레인이 상기 앤모스트랜지스터(106)의 소스와 연결되고, 소스가 접지된 앤모스트랜지스터(108)와, 2진입력(c)을 게이트로 입력받고, 드레인이 상기 피모스트랜지스터(104), (105)의 드레인과 공통연결된 앤모스트랜지스터(109)와, 2진입력(d)을 게이트로 입력받고, 드레인이 상기 앤모스트랜지스터(109)의 소스와 연결되고, 소스가 접지된 앤모스트랜지스터(110)와, 게이트가 상기 피모스트랜지스터(104), (105)의 드레인 및 상기 앤모스트랜지스터(106), (109)의 소스와 공통연결되고, 전원전압(VCC)을 소스로 입력받으며, 캐리(C2)를 출력하는 드레인을 갖는 피모스트랜지스터(111)와, 게이트가 상기 피모스트랜지스터(104), (105)의 드레인 및 상기 앤모스트랜지스터(106), (109)의 소스와 공통연결되고, 드레인이 상기 피모스트랜지스터(111)의 드레인과 연결되며, 소스가 접지된 앤모스트랜지스터(112)로 구성된다.

상기 합계산부(80)는 2진입력(c) 및 2진입력(d)을 익스클루시브오아연산하는 익스클루시브오아게이트(81)와, 그 익스클루시브오아게이트(81)의 출력 및 2진입력(b)을 익스클루시브오아연산하여 합(K')을 출력하는 익스클루시브오아게이트(82)와, 2진입력(b) 및 입력되는 캐리(Cin)를 익스클루시브오아연산하는 익스클루시브오아게이트(83)와, 그 익스클루시브오아게이트(83)의 출력 및 상기 익스클루시브오아게이트(82)로 부터 출력되는 합(K')을 익스클루시브오아연산하여 합(S)을 출력하는 익스클루시브오아게이트(84)로 구성된다.

또한, 상기 투카운터회로(90)는 상기 투카운터회로(70)와 동일하게 구성된다.

이와 같이 구성된 본 발명의 작용 및 효과를 설명하면 다음과 같다.

먼저, 세개의 2진입력(x), (y), (z) 중에서 논리값이 1인 입력의 갯수가 2개 이상일 경우만 1을 출력하는 논리게이트를 투카운터회로로 이름짓는다.

이러한, 투카운터회로는 다음과 같은 부울함수(f2(x,y,z))로 표현된다.

상기 투카운터회로는 제3도에 도시된 바와 같이, 12개의 트랜지스터를 포함하고, 레이아웃시에도 끊기지 않는 하나의 오일러 패스(Euler path)로 쉽게 구현될 수 있다.

상기와 같은 투카운터회로를 포함하는 본 발명의 4:2 압축기회로는 다음과 같은 부울함수로 표현된다.

본 발명의 4:2 압축기회로는 아래와 같은 표 2에 따라 동작된다.

상기 표 2에서와 같이 본 발명의 4:2 압축기회로는 종래와 다른 캐리(C1), (C2)를 출력하여, 논리값 1인 입력의 갯수를 정확히 출력하게 된다.

이상에서 설명한 바와 같이, 본 발명은 새롭게 고안된 투카운터회로를 포함하여, 종래보다 사용되는 트랜지스터의 갯수를 감소시켜 칩의 레이아웃 면적을 줄일 수 있다. 특히, 32비트이상의 곱셈기에서는 많은 수의 4:2 압축기회로를 사용하기 때문에, 본 발명은 곱셈기의 면적을 줄일 수 있는 효과를 갖는다. 또한, 본 발명은 종래보다 적은 갯수의 트랜지스터를 포함함으로써 트랜지스터들로 인한 출력의 지연시간을 줄일 수 있다. 그리고, 레이아웃이 수행될 때, 본 발명에 포함되는 트랜지스터들은 규칙적으로 배열될 수 있으므로, 라우팅(Routing) 면적도 많이 감소된다.

Claims

외부로 부터 입력된 제1비트 내지 4비트의 데이타 중에서, 3비트를 입력받아, 그 3비트 중에서 논리값 1을 갖는 비트가 2개 이상일 때만, 논리값 1의 제1캐리비트를 출력하는 제1투카운터회로와, 상기 3비트의 입력 및 전단으로 부터 인가된 캐리비트를 합산하여 제1 및 제2합비트를 출력하는 합계산부와, 그 합계산부로 부터 출력된 제1합비트 및 상기 제1비트 및 전단으로 부터 인가된 캐리비트 중에서 논리값 1을 갖는 비트가 2개 이상일 때만, 논리값 1의 제2캐리비트를 출력하는 제2투카운터회로로 구성되는 곱셈기의 4:2 압축기회로.
제1항에 있어서, 상기 제1투카운터회로는 상기 제1비트 및 제2비트를 앤드연산하는 제1앤드게이트와, 상기 제1비트 및 제3비트를 앤드연산하는 제2앤드게이트와, 상기 제2 및 제3비트를 앤드연산하는 제3앤드게이트와, 상기 제1 내지 제3앤드게이트의 출력을 오아연산하여 상기 제1캐리비트를 출력하는 오아게이트로 구성되는 곱셈기의 4:2 압축기회로.
제2항에 있어서, 상기 제1투카운터회로는 전원전압을 소스로, 상기 제3비트를 게이트로 입력받는 제1피모스트랜지스터와, 상기 제3비트를 게이트로 각각 입력받고, 상기 제1피모스트랜지스터와 순차적으로 직렬연결된 제2 및 제3피모스트랜지스터와, 전원전압을 소스로, 상기 제1비트를 게이트로 입력받고, 드레인이 상기 제2피모스트랜지스터의 드레인과 연결된 제4피모스트랜지스터와, 상기 제3비트를 게이트로 입력받고, 상기 제4피모스트랜지스터와 직렬연결된 제5피모스트랜지스터와, 상기 제1비트를 게이트로 입력받고, 드레인이 상기 제3 및 제5피모스트랜지스터의 드레인과 공통연결된 제1앤모스트랜지스터와, 상기 제2비트를 게이트로 입력받고, 드레인이 상기 제1앤모스트랜지스터의 소스와 연결되고, 소스가 접지된 제2앤모스트랜지스터와, 상기 제3비트를 게이트로 입력받고, 드레인이 상기 제1앤모스트랜지스터의 소스와 연결되며, 소스가 접지된 제3앤모스트랜지스터와, 상기 제2비트를 게이트로 입력받고, 드레인이 상기 제3 및 제5피모스트랜지스터의 드레인과 공통연결된 제4엔모스트랜지스터와, 상기 제3비트를 게이트로 입력받고, 드레인이 상기 제4앤모스트랜지스터의 소스와 연결되며, 소스가 접지된 제5앤모스트랜지스터와, 게이트가 상기 제3 및 제5피모스트랜지스터의 드레인과 상기 제1 및 제4앤모스트랜지스터의 소스와 공통연결되고, 전원전압을 소스로 입력받으며, 상기 제1캐리비트를 출력하는 드레인을 갖는 제6피모스트랜지스터와, 게이트가 상기 제3 및 제5피모스트랜지스터의 드레인과 상기 제1 및 제4앤모스트랜지스터의 소스와 공통연결되고, 드레인이 상기 제6피모스트랜지스터의 드레인과 연결되며, 소스가 접지된 제6앤모스트랜지스터로 구성되는 곱셈기의 4:2 압축기회로.
제1항에 있어서, 상기 합계산부는 상기 제2비트 및 상기 제3비트를 익스클루시브오아연산하는 제1익스클루시브오아게이트와, 그 제1익스클루시브오아게이트의 출력 및 상기 제1비트를 익스클루시브오아연산하여 제1합비트를 출력하는 제2익스클루시브오아게이트와, 상기 제1비트 및 상기 전단으로 부터 인가된 캐리비트를 익스클루시브오아연산하는 제3익스클루시브오아게이트와, 그 제3익스클루시브오아게이트의 출력 및 상기 제2익스클루시브오아게이트로 부터 출력되는 제1합비트를 익스클루시브오아연산하여 제2합비트를 출력하는 제4익스클루시브오아게이트로 구성되는 곱셈기의 4:2 압축기회로.