KR100230399B1

KR100230399B1 - 입력값 특성을 이용한 덧셈기

Info

Publication number: KR100230399B1
Application number: KR1019960077003A
Authority: KR
Inventors: 송성진
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-12-30
Filing date: 1996-12-30
Publication date: 1999-11-15
Also published as: KR19980057704A

Abstract

본 발명은 입력값 특성을 이용한 덧셈기에 관한 것으로, 제1 연산 비트와 제2 연산 비트를 입력하고 제1 및 제2 제어 신호들을 발생하며 상기 제2 제어 신호는 상기 제1 제어 신호의 반전 신호인 제어부, 캐리 비트와 상기 제1 및 제2 제어 신호들을 입력하고 출력 신호와 합산값을 출력하는 합산부, 및 상기 제1 연산 비트와 상기 제1 및 제2 제어 신호들 및 상기 출력 신호를 입력하고 캐리값을 출력하는 캐리부를 구비하고, 상기 제1 연산 비트와 상기 제2 연산 비트의 값이 동일하면 상기 합산값은 상기 캐리 비트의 값과 동일하게 되고 상기 캐리값은 상기 제1 연산 비트의 값과 동일하게 되며, 상기 제1 연산 비트와 상기 제2 연산 비트의 값이 서로 다르면 상기 합산값은 상기 캐리 비트가 반전된 값과 동일하게 되고 상기 캐리값은 상기 캐리 비트의 값과 동일하게 됨으로써 덧셈 속도가 향상되고 덧셈기의 크기가 감소된다.

Description

입력값 특성을 이용한 덧셈기{Adder using input data characterization}

본 발명은 입력값 특성을 이용한 덧셈기에 관한 것으로서, 특히 집적 회로에 사용되는 입력값 특성을 이용한 덧셈기에 관한 것이다.

집적 회로에서 있어서 덧셈기는 매우 중요한 역할을 담당하고 있다. 일반적으로 덧셈기의 종류에는 캐리(carry) 선택 덧셈기, 캐리 룩 어헤드(carry look ahead) 덧셈기, 캐리 세이브(carry save) 덧셈기, 리플 캐리(ripple carry) 덧셈기 등이 있다. 이 중에서 상기 리플 캐리 덧셈기는 가장 단순한 형태의 덧셈기로서 반도체 장치에 구현할 경우 차지하는 면적이 적어서 집적 회로에 빈번히 사용되는 덧셈기이다.

도 1은 종래의 리플 캐리 덧셈기의 논리회로도이다. 상기 리플 캐리 덧셈기(11)는 3개의 입력 비트들(A,B,C)을 가지고 있고 출력으로는 상기 3개의 입력 비트들(A,B,C)의 대수합을 나타내는 합산값(SUM)과 캐리 발생시 그 값을 나타내는 캐리값(Cout)이 있다. 상기 리플 캐리 덧셈기(11)의 합산값(SUM)과 캐리값(Cout)을 생성하는 수학식들은 다음과 같다.

[수학식 1]

여기서, 상기 ??는 배타적 논리합(exclusive OR) 연산을 나타낸다.

[수학식 2]

Cout = AB + C(A+B)

도 2는 상기 도 1에 도시된 리플 캐리 덧셈기(11)의 상세 회로도이다. 도 2에서 상기 캐리값(Cout)이 생성되기 위해서는 12개의 모스트랜지스터(MOS transistor)들(11,12,13,15,16,18,19,22,23,25,26)이 사용된다. 상기 캐리값(Cout)이 생성되는데 걸리는 지연 시간은 신호들이 3개의 모스트랜지스터를 통과하는데 걸리는 시간과 동일하다. 즉, 캐리값(Cout)이 생성되는데 3개의 모스트랜지스터만 사용되는 것과 같다. 예를 들면, 도 2에 도시된 3개의 모스트랜지스터들(15,16,25)을 통해서 캐리값(Cout)이 생성될 수 있다.

그리고 합산값(SUM)이 생성되기 위해서는 상기 도 2에 도시된 모든 모스트랜지스터들(11,12,13,15,16,18,19,22,23,25,26,31,32,33,35,36,37,39,40,42,43,44,46,47,48,51,52)이 필요해진다. 합산값(SUM)이 생성되는데 걸리는 지연 시간은 신호가 6개의 모스트랜지스터를 통과하는데 걸리는 시간과 동일하다. 예를 들면, 상기 6개의 모스트랜지스터들(15,16,35,36,37,51)을 통해서 합산값이 생성될 수 있다.

상술한 바와 같이 가장 간단한 리플 캐리 덧셈기(11)일지라도 덧셈을 수행하는데는 6개의 모스트랜지스터들을 통과하는 시간이 걸린다. 더욱이 입력 비트들의 수가 증가하면 덧셈을 수행하는데는 훨씬 더 많은 모스트랜지스터들을 통과하는 시간이 걸리게 된다.

본 발명이 이루고자하는 기술적 과제는 연산 속도가 향상되는 덧셈기를 제공하는데 있다.

도 1은 종래의 덧셈기의 논리회로도.

도 2는 상기 도 1의 상세회로도.

도 3은 본 발명에 따른 덧셈기의 블록도.

도 4는 상기 도 3에 도시된 덧셈기의 상세 회로도.

도 5는 상기 도 4에 도시된 제1 내지 제5 인버터들의 구체적인 회로도.

도 6은 상기 도 3에 도시된 덧셈기의 덧셈 방법을 도시한 흐름도.

상기 기술적 과제를 이루기 위하여 본 발명은,

제1 연산 비트와 제2 연산 비트를 입력하고 제1 및 제2 제어 신호들을 발생하며 상기 제2 제어 신호는 상기 제1 제어 신호의 반전 신호인 제어부, 캐리 비트와 상기 제1 및 제2 제어 신호들을 입력하고 출력 신호와 합산값을 출력하는 합산부, 및 상기 제1 연산 비트와 상기 제1 및 제2 제어 신호들 및 상기 출력 신호를 입력하고 캐리값을 출력하는 캐리부를 구비하고,

상기 제1 연산 비트와 상기 제2 연산 비트의 값이 동일하면 상기 합산값은 상기 캐리 비트의 값과 동일하게 하고 상기 캐리값은 상기 제1 연산 비트의 값과 동일하게 되며, 상기 제1 연산 비트와 상기 제2 연산 비트의 값이 서로 다르면 상기 합산값은 상기 캐리 비트가 반전된 값과 동일하게 되고 상기 캐리값은 상기 캐리 비트의 값과 동일하게 되는 것을 특징으로 하는 입력값 특성을 이용한 덧셈기를 제공한다.

바람직하기는, 상기 합산부는 상기 캐리 비트를 입력하는 제1 인버터와, 상기 제1 인버터의 출력을 입력하고 상기 제1 제어 신호가 게이트에 인가되고 상기 제2 제어 신호가 상보 게이트에 인가되는 제1 전송 게이트와, 상기 제1 인버터의 출력을 입력하고 상기 제1 제어 신호가 상보 게이트에 인가되고 상기 제2 제어 신호가 게이트에 인가되며 상기 출력 신호를 발생하는 제2 전송 게이트와, 상기 캐리 비트를 입력하고 상기 제1 제어 신호가 상보 게이트에 인가되고 상기 제2 제어 신호가 게이트에 인가되는 제3 전송 게이트, 및 상기 제1 전송 게이트의 출력을 입력하고 상기 합산값을 출력하는 제2 인버터로 구성한다.

바람직하기는 또, 상기 캐리부는 상기 제1 연산 비트를 입력하는 제3 인버터와, 상기 제3 인버터의 출력을 입력하고 상기 제1 제어 신호가 게이트에 인가되고 상기 제2 제어 신호가 상보 게이트에 인가되는 제4 전송 게이트, 및 상기 제4 전송 게이트의 출력과 상기 출력 신호를 입력하고 상기 캐리값을 출력하는 제4 인버터를 구비한다.

바람직하기는 또한, 상기 제어부는 상기 전원 전압이 소오스에 인가되고 상기 제1 연산 비트가 게이트에 인가되는 제1 PMOS트랜지스터와, 상기 제1 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 제2 연산 비트가 게이트에 인가되는 제2 PMOS트랜지스터와, 상기 제2 PMOS트랜지스터의 게이트에 게이트가 연결되고 상기 제1 PMOS트랜지스터의 게이트에 드레인이 연결된 제1 NMOS트랜지스터와, 상기 제1 NMOS트랜지스터의 게이트와 드레인에 각각 드레인과 게이트가 연결되고 상기 제2 PMOS트랜지스터의 드레인과 상기 제1 NMOS트랜지스터의 소오스에 소오스가 연결되며 상기 제1 제어 신호를 출력하는 제2 NMOS트랜지스터, 및 상기 제1 제어 신호를 반전시켜서 상기 제2 제어 신호를 출력하는 제5 인버터로 구성한다.

상기 본 발명에 의하여 덧셈 속도와 입력값 특성을 이용한 덧셈기의 크기가 감소된다.

이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.

도 3은 본 발명에 따른 덧셈기의 블록도이다. 상기 도 3에 도시된 블록도의 구조는 제1 연산 비트(A)와 제2 연산 비트(B)를 입력하고 제1 제어 신호(P1)와 제1 제어 신호(P1)의 반전 신호인 제2 제어 신호(P2)를 발생하는 제어부(65)와, 캐리 비트(Cin)와 제1 및 제2 제어 신호들(P1,P2)을 입력하고 합산값(SUM)을 출력하는 합산부(61), 및 제1 연산 비트(A)와 제1 및 제2 제어 신호들(P1,P2)을 입력하고 캐리값(Cout)을 출력하는 캐리부(63)로 구성되어있다.

도 4는 상기 도 3의 상세 회로도이다. 도 4에서 전송 게이트들(81,83,85,87)은 각각 NMOS 트랜지스터와 PMOS 트랜지스터의 결합으로 구성되며 이하, 상기 NMOS 트랜지스터의 게이트는 게이트라 명명하고, 상기 PMOS 트랜지스터의 게이트는 상보 게이트라 명명한다. 도 4를 참조하면, 합산부(61)는 캐리 비트(Cin)를 입력하는 제1 인버터(71)와, 제1 인버터(71)의 출력을 입력하고 제1 제어 신호(P1)가 게이트로 인가되고 제2 제어 신호(P2)가 상보 게이트로 인가되는 제1 전송 게이트(81)와, 제1 인버터(71)의 출력을 입력하고 제1 제어 신호(P1)가 상보 게이트에 인가되고 제2 제어 신호(P2)가 게이트에 인가되며 출력 신호(P3)는 캐리부(63)에 전달되는 제2 전송 게이트(83)와, 캐리 비트(Cin)를 입력하고 제1 제어 신호(P1)가 상보 게이트에 인가되고 제2 제어 신호(P2)가 게이트에 인가되는 제3 전송 게이트(85), 및 제1 전송 게이트(81)의 출력을 입력하고 합산값(SUM)을 출력하는 제2 인버터(73)로 구성되어있다.

캐리부(63)는 제1 연산 비트(A)를 입력하는 제3 인버터(75)와, 제3 인버터(75)의 출력을 입력하고 제1 제어 신호(P1)가 게이트에 인가되고 제2 제어 신호(P2)가 상보 게이트에 인가되는 제4 전송 게이트(87), 및 제4 전송 게이트(87)의 출력과 제2 전송 게이트(83)의 출력을 입력하고 캐리값(Cout)을 출력하는 제4 인버터(77)로 구성되어있다.

제어부(65)는 전원 전압(Vdd)이 소오스에 인가되고 제1 연산 비트(A)가 게이트에 인가되는 제1 PMOS트랜지스터(91)와, 제1 PMOS트랜지스터(91)의 드레인에 소오스가 연결되고 제2 연산 비트(B)가 게이트에 인가되는 제2 PMOS트랜지스터(93)와, 제2 PMOS트랜지스터(93)의 게이트에 게이트가 연결되고 제1 PMOS트랜지스터(91)의 게이트에 드레인이 연결된 제1 NMOS트랜지스터(95)와, 제1 NMOS트랜지스터(95)의 게이트와 드레인에 각각 드레인과 게이트가 연결되고 제2 PMOS트랜지스터(93)의 드레인과 제1 NMOS트랜지스터(95)의 소오스에 소오스가 연결되며 제1 제어 신호(P1)를 출력하는 제2 NMOS트랜지스터(97), 및 제2 NMOS트랜지스터(97)의 소오스에 입력단이 연결되고 제2 제어 신호(P2)를 출력하는 제5 인버터(79)로 구성되어있다.

도 3에 도시된 덧셈기(60)의 동작을 설명하기로 한다. 먼저 제1 연산 비트(A)와 제2 연산 비트(B)가 동일하고 그 값들이 논리 하이(logic high)인 경우, 제1 NMOS트랜지스터(95)와 제2 NMOS트랜지스터(97)는 도통한다. 그러면 제1 제어 신호(P1)는 논리 하이로 되어 제1 전송 게이트(81)와 제4 전송 게이트(87)를 도통시킨다. 제1 전송 게이트(81)가 도통하면 캐리 비트(Cin)는 제1 인버터(71)와 제2 인버터(73)를 통하여 그대로 합산값(SUM)으로 출력된다. 즉, 합산값(SUM)은 캐리 비트(Cin)와 동일하게 된다. 또, 제4 전송 게이트(87)가 도통하면 제1 연산 비트(A)는 제3 인버터(75)와 제4 인버터(77)를 통하여 그대로 캐리값(Cout)으로 출력된다. 즉, 캐리값(Cout)은 제1 연산 비트(A)와 동일하게 된다.

제1 연산 비트(A)와 제2 연산 비트(B)가 동일하고 그 값들이 논리 로우(logic low)인 경우, 제1 PMOS트랜지스터(91)와 제2 PMOS트랜지스터(93)가 도통한다. 그러면 제1 제어 신호(P1)는 전원 전압(Vdd) 레벨로 되어 제1 전송 게이트(81)와 제4 전송 게이트(87)를 도통시킨다. 제1 전송 게이트(81)가 도통하면 캐리 비트(Cin)는 제1 인버터(71)와 제2 인버터(73)를 통하여 그대로 합산값(SUM)으로 출력되어 합산값(SUM)과 캐리 비트(Cin)와 동일하게 된다. 또, 제4 전송 게이트(73)가 도통하면 제1 연산 비트(A)는 제3 인버터(75)와 제4 인버터(77)를 통하여 그대로 캐리값(Cout)으로 출력되어 캐리값(Cout)은 제1 연산 비트(A)와 동일하게 된다.

이와 같이 제1 연산 비트(A)와 제2 연산 비트(B)가 동일하면 합산값(SUM)은 캐리 비트(Cin)와 동일하고 캐리값(Cout)은 제1 연산 비트(A)와 동일하게 된다.

다음에 제1 연산 비트(A)와 제2 연산 비트(B)가 다른 값일 때 예컨대, 제1 연산 비트(A)가 논리 하이이고 제2 연산 비트(B)가 논리 로우일 경우, 제2 NMOS트랜지스터(97)와 제2 PMOS트랜지스터(93)가 도통한다. 그러면 논리 로우인 제2 연산 비트(B)가 제2 NMOS트랜지스터(97)를 통해서 제1 제어 신호(P1)로 전달되어 제1 제어 신호(P1)는 논리 로우로 된다. 제1 제어 신호(P1)가 논리 로우로 되면 제1 전송 게이트(81)와 제4 전송 게이트(87)는 불통되고 제2 전송 게이트(83)와 제3 전송 게이트(85)가 도통한다. 때문에 제1 연산 비트(A)는 차단되고 캐리 비트(Cin)는 제3 전송 게이트(85)를 통과하고 제2 인버터(73)에 의해 반전되어 합산값(SUM)이 된다. 또 제1 인버터(71)의 출력은 제2 전송 게이트(83)를 통과하고 제4 인버터(77)에 의해 반전되어 캐리값(Cout)이 된다.

제1 연산 비트(A)와 제2 연산 비트(B)가 다른 값일 때 예컨대, 제1 연산 비트(A)가 비트 논리 로우이고 제2 연산 비트(B)가 비트 논리 하이일 경우, 제1 PMOS트랜지스터(91)와 제1 NMOS트랜지스터(95)가 도통한다. 그러면 논리 로우인 제1 연산 비트(A)가 제1 NMOS트랜지스터(95)를 통해서 제1 제어 신호(P1)로 전달되어 제1 제어 신호(P1)는 논리 로우로 된다. 제1 제어 신호(P1)가 논리 로우로 되면 제1 전송 게이트(81)와 제4 전송 게이트(87)는 불통되고 제2 전송 게이트(83)와 제3 전송 게이트(85)가 도통한다. 때문에 제1 연산 비트(A)는 차단되고 캐리 비트(Cin)는 제3 전송 게이트(85)를 통과하고 제2 인버터(73)에 의해 반전되어 합산값(SUM)이 된다. 또 제1 인버터(71)의 출력은 제2 전송 게이트(83)를 통과하고 제4 인버터(77)에 의해 반전되어 캐리값(Cout)이 된다.

이와 같이 제1 연산 비트(A)와 제2 연산 비트(B)가 다른 값이면 합산값(SUM)은 캐리 비트(Cin)의 보수가 되고 캐리값(Cout)은 캐리 비트(Cin)와 동일하게 된다.

도 4에 도시된 덧셈기(60)에서 합산값(SUM)과 캐리값(Cout)이 생성되는데는 각각 3개의 트랜지스터들이 사용된다. 즉, 합산값(SUM)과 캐리값(Cout)이 생성되는데 걸리는 지연 시간은 각각 3개의 모스트랜지스터를 통과하는데 걸리는 시간과 동일하다. 예를 들면, 제1 전송 게이트(81)가 도통할 경우, 캐리 비트(Cin)는 제1 인버터(71)와 제1 전송 게이트(81) 및 제2 인버터(73)를 통과하므로 3개의 모스트랜지스터를 통과하는 것이다. 이것은 종래의 리플 캐리 덧셈기(11)가 합산값(SUM)을 생성하는데 걸리는 지연 시간이 6개의 모스트랜지스터들을 통과하는 시간과 같은 것에 비하면 속도가 훨씬 빠르다는 것을 나타낸다.

도 4에 도시된 덧셈기의 진리표는 다음 표 1로 나타낼 수 있다.

입 력	출 력
Cin	A	B	Sum	Cout
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

도 5는 도 4에 도시된 제1 인버터(71)의 구체적인 회로도이다. 제1 내지 제5 인버터들(71,73,75,77,79)의 구조는 모두 동일하다. 도 5에 도시된 제1 인버터(71)의 구조는 전원 전압(Vdd)이 소오스에 인가되고 입력 신호가 게이트에 인가되는 제3 PMOS트랜지스터(98)와, 제3 PMOS트랜지스터(98)의 드레인과 게이트에 각각 드레인과 게이트가 연결되고 소오스는 접지되며 드레인으로부터 출력 신호가 발생하는 제3 NMOS트랜지스터(99)로 구성되어있다.

도 4의 덧셈기(60)에 사용된 모스트랜지스터의 수는 총 22개이다. 이것은 종래의 리플 캐리 덧셈기(11)에 사용되는 28개보다 6개가 적은 수이다. 따라서 본 발명의 덧셈기(60)는 종래에 비해 크기가 작음을 알 수 있다.

도 6은 도 3에 도시된 덧셈기(60)의 덧셈 방법을 나타내는 흐름도이다. 도 6의 흐름도에서 제1 연산 비트(A)와 제2 연산 비트(B) 및 하나의 캐리 비트(Cin)가 입력되면(101단계), 덧셈기(60)는 제1 연산 비트(A)와 제2 연산 비트(B)가 동일한지 아니면 다른지를 비교한다(103단계). 만일 제1 연산 비트(A)와 제2 연산 비트(B)가 동일하면 합산값(SUM)은 캐리 비트(Cin)가 되고 캐리값(Cout)은 제1 연산 비트(A)가 된다(105A단계). 만일 제1 연산 비트(A)와 제2 연산 비트(B)가 다르면 합산값(SUM)은 캐리 비트(Cin)의 보수가 되고 캐리값(Cout)은 캐리 비트(Cin)가 된다(105B단계).

본 발명은 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같이 본 발명에 따르면 입력값 특성을 이용하여 덧셈을 수행할 때 3개의 모스트랜지스터를 통과하는 시간이 단축되어 그만큼 덧셈 속도가 향상된다. 또한, 덧셈기의 크기가 6개의 모스트랜지스터수만큼 감소된다.

Claims

제1 연산 비트와 제2 연산 비트를 입력하고 제1 및 제2 제어 신호들을 발생하며 상기 제2 제어 신호는 상기 제1 제어 신호의 반전 신호인 제어부;

캐리 비트와 상기 제1 및 제2 제어 신호들을 입력하고 출력 신호와 합산값을 출력하는 합산부; 및

상기 제1 연산 비트와 상기 제1 및 제2 제어 신호들 및 상기 출력 신호를 입력하고 캐리값을 출력하는 캐리부를 구비하고,

상기 제1 연산 비트와 상기 제2 연산 비트의 값이 동일하면 상기 합산값은 상기 캐리 비트의 값과 동일하게 되고 상기 캐리값은 상기 제1 연산 비트의 값과 동일하게 되며,

상기 제1 연산 비트와 상기 제2 연산 비트의 값이 서로 다르면 상기 합산값은 상기 캐리 비트가 반전된 값과 동일하게 되고 상기 캐리값은 상기 캐리 비트의 값과 동일하게 되는 것을 특징으로 하는 입력값 특성을 이용한 덧셈기.
제1항에 있어서, 상기 합산부는 상기 캐리 비트를 입력하는 제1 인버터와, 상기 제1 인버터의 출력을 입력하고 상기 제1 제어 신호가 게이트에 인가되고 상기 제2 제어 신호가 상보 게이트에 인가되는 제1 전송 게이트와, 상기 제1 인버터의 출력을 입력하고 상기 제1 제어 신호가 상보 게이트에 인가되고 상기 제2 제어 신호가 게이트에 인가되며 상기 출력 신호를 발생하는 제2 전송 게이트와, 상기 캐리 비트를 입력하고 상기 제1 제어 신호가 상보 게이트에 인가되고 상기 제2 제어 신호가 게이트에 인가되는 제3 전송 게이트, 및 상기 제1 전송 게이트의 출력을 입력하고 상기 합산값을 출력하는 제2 인버터로 구성하는 것을 특징으로 하는 입력값 특성을 이용한 덧셈기.
제1항에 있어서, 상기 캐리부는 상기 제1 연산 비트를 입력하는 제3 인버터와, 상기 제3 인버터의 출력을 입력하고 상기 제1 제어 신호가 게이트에 인가되고 상기 제2 제어 신호가 상보 게이트에 인가되는 제4 전송 게이트, 및 상기 제4 전송 게이트의 출력과 상기 출력 신호를 입력하고 상기 캐리값을 출력하는 제4 인버터를 구비하는 것을 특징으로 하는 입력값 특성을 이용한 덧셈기.
제1항에 있어서, 상기 제어부는 상기 전원 전압이 소오스에 인가되고 상기 제1 연산 비트가 게이트에 인가되는 제1 PMOS트랜지스터와, 상기 제1 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 제2 연산 비트가 게이트에 인가되는 제2 PMOS트랜지스터와, 상기 제2 PMOS트랜지스터의 게이트에 게이트가 연결되고 상기 제1 PMOS트랜지스터의 게이트에 드레인이 연결된 제1 NMOS트랜지스터와, 상기 제1 NMOS트랜지스터의 게이트와 드레인에 각각 드레인과 게이트가 연결되고 상기 제2 PMOS트랜지스터의 드레인과 상기 제1 NMOS트랜지스터의 소오스에 소오스가 연결되며 상기 제1 제어 신호를 출력하는 제2 NMOS트랜지스터, 및 상기 제1 제어 신호를 반전시켜서 상기 제2 제어 신호를 출력하는 제5 인버터로 구성하는 것을 특징으로 하는 입력값 특성을 이용한 덧셈기.