KR970049464A - 곱셈기의 4:2 압축기회로 - Google Patents

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KR970049464A KR1019950068652A KR19950068652A KR970049464A KR 970049464 A KR970049464 A KR 970049464A KR 1019950068652 A KR1019950068652 A KR 1019950068652A KR 19950068652 A KR19950068652 A KR 19950068652A KR 970049464 A KR970049464 A KR 970049464A
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Abstract

본 발명은 곱셈기의 4:2 압축기회로에 관한 것으로, 종래에는 많은 트랜지스터들을 포함하여, 칩의 레이아웃 면적을 증가시키고, 큰 지연시간을 갖는 단점을 갖는다. 따라서, 본 발명은 외부로 부터 입력된 제1비트 내지 4비트의 데이타 중에서, 3비트를 입력받아, 그 3비트 중에서 논리값 1을 갖는 비트가 2개 이상일 때만, 논리값 1의 제1캐리비트를 출력하는 투카운터회로를 구비하여, 전체적으로 레이아웃 면적을 줄이고 속도를 빠르게 하여 많은 비트수의 곱셈기에서 유용하게 쓰일 수 있도록 한다.

Description

곱셈기의 4:2 압축기회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 곱셈기의 4:2 압축기회로의 구성도.
제3도는 제2도의 투카운터회로의 상세 구성도.

Claims (4)

  1. 외부로 부터 입력된 제1비트 내지 4비트의 데이타 중에서, 3비트를 입력받아, 그 3비트 중에서 논리값 "1"을 갖는 비트가 2개 이상일 때만, 논리값 "1"의 제1캐리비트를 출력하는 제1투카운터회로와, 상기 제3비트의 입력 및 전단으로 부터 인가된 캐리비트를 합산하여 제1 및 제2합비트를 출력하는 합계산부와, 그 합계산부로 부터 출력된 제1합비트 및 상기 제1비트 및 전단으로 부터 인가된 캐리비트 중에서 논리값 "1"을 갖는 비트가 2개 이상일 때만, 논리값 "1"의 제2캐리비트를 출력하는 제2투카운터회로로 구성되는 곱셈기의 4:2 압축기회로.
  2. 제1항에 있어서, 상기 제1투카운터회로는 상기 제1비트 및 제2비트를 앤드연산하는 제1앤드게이트와, 상기 제1비트 및 제3비트를 앤드연산하는 제2앤드게이트와, 상기 제2 및 제3비트를 앤드연산하는 제3앤드게이트와, 상기 제1 내지 제3앤드게이트의 출력을 오아연산하여 상기 제1캐리비트를 출력하는 오아게이트로 구성되는 곱셈기의 4:2 압축기회로.
  3. 제2항에 있어서, 상기 제1투카운터회로는 전원전압을 소스로, 상기 제3비트를 게이트로 입력받는 제1피모스트랜지스터와, 상기 제3비트를 게이트로 각각 입력받고, 상기 제1피모스트랜지스터와 순차적으로 직렬연결된 제2 및 제3피모스트랜지스터와, 전원전압을 소스로, 상기 제1비트를 게이트로 입력받고, 드레인이 상기 제2피모스트랜지스터의 드레인과 연결된 제4피모스트랜지스터와, 상기 제3비트를 게이트로 입력받고, 상기 제4피모스트랜지스터와 직렬연결된 제5피모스트랜지스터와, 상기 제1비트를 게이트로 입력받고, 드레인이 상기 제3 및 제5피모스트랜지스터의 드레인과 공통연결된 제1앤모스트랜지스터와, 상기 제2비트를 게이트로 입력받고, 드레인이 상기 제1앤모스트랜지스터의 소스와 연결되고, 소스가 접지된 제2앤모스트랜지스터와, 상기 제3비트를 게이트로 입력받고, 드레인이 상기 제1앤모스트랜지스터의 소스와 연결되며, 소스가 접지된 제3앤모스트랜지스터와, 상기 제2비트를 게이트로 입력받고, 드레인이 상기 제3 및 제5피모스트랜지스터의 드레인과 공통연결된 제4엔모스트랜지스터와, 상기 제3비트를 게이트로 입력받고, 드레인이 상기 제4앤모스트랜지스터의 소스와 연결되며, 소스가 접지된 제5앤모스트랜지스터와, 게이트가 상기 제3 및 제5피모스트랜지스터의 드레인과 상기 제1 및 제4앤모스트랜지스터의 소스와 공통연결되고, 전원전압을 소스로 입력받으며, 상기 제1캐리비트를 출력하는 드레인을 갖는 제6피모스트랜지스터와, 게이트가 상기 제3 및 제5피모스트랜지스터의 드레인과 상기 제1 및 제4앤모스트랜지스터의 소스와 공통연결되고, 드레인이 상기 제6피모스트랜지스터의 드레인과 연결되며, 소스가 접지된 제6앤모스트랜지스터로 구성되는 곱셈기의 4:2 압축기회로.
  4. 제1항에 있어서, 상기 합계산부는 상기 제2비트 및 상기 제3비트를 익스클루시브오아연산하는 제1익스클루시브오아게이트와, 그 제1익스클루시브오아게이트의 출력 및 상기 제1비트를 익스클루시브오아연산하여 제1합비트를 출력하는 제2익스클루시브오아게이트와, 상기 제1비트 및 상기 전단으로 부터 인가된 캐리비트를 익스클루시브오아연산하는 제3익스클루시브오아게이트와, 그 제3익스클루시브오아게이트의 출력 및 상기 제2익스클루시브오아게이트로 부터 출력되는 제1합비트를 익스클루시브오아연산하여 제2합비트를 출력하는 제4익스클루시브오아게이트로 구성되는 곱셈기의 4:2 압축기회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950068652A 1995-12-30 1995-12-30 곱셈기의 4:2 압축기회로 KR0167302B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100423903B1 (ko) * 2000-12-29 2004-03-24 삼성전자주식회사 고속 저전력 4-2 압축기
KR100464952B1 (ko) * 1997-08-30 2005-06-01 매그나칩 반도체 유한회사 논리회로를이용한4-2컴프레서

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KR100464952B1 (ko) * 1997-08-30 2005-06-01 매그나칩 반도체 유한회사 논리회로를이용한4-2컴프레서
KR100423903B1 (ko) * 2000-12-29 2004-03-24 삼성전자주식회사 고속 저전력 4-2 압축기

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