KR19980045906A - 고속 반가산기 회로 - Google Patents

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Abstract

본 발명은 반가산기 회로에 관한 것으로, 특히 고속 스위칭에 적당하도록 한 고속 반가산기 회로에 관한 것이다.
이를 위한 본 발명의 반가산기 회로는 제1입력 데이타를 반전 출력하는 제1인버터와, 제2입력 데이타 의해 동작하여 상기 제1인버터 또는 제1입력 데이타를 합의 값으로 출력하는 제2인버터와, 상기 제1인버터와 제1입력 데이타에 의해 스위칭되어 제1입력 데이타 또는 제2입력 데이타를 캐리값으로 출력하는 제1, 제2N-모스트랜지스터를 포함하여 구성됨을 특징으로 한다.

Description

고속 반가산기 회로
본 발명은 반가산기 회로에 관한 것으로, 특히 고속 스위칭에 적당하도록 한 고속 반가산기 회로에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반가산기 회로에 대하여 설명하면 다음과 같다.
도 1은 종래의 반가산기 회로도이다.
도 1에 도시한 바와 같이 제1입력 데이타(A)를 제1P-모스트랜지스터(P1), 제1N-모스트랜지스터(N1)의 게이트에 공통 접속하고, 상기 제2P-모스트랜지스터(P2)와 제2N-모스트랜지스터(N2)를 통해 제3P-모스트랜지스터(N3)의 게이트에 접속한 후, 그 접속점(x)를 상기 제1P-모스트랜지스터(P1), 제1P-모스트랜지스터(N1)의 드레인과 제4P-모스트랜지스터(P4) 및 제4N-모스트랜지스터(N4)와 제5N-모스트랜지스터(N5)의 게이트에 공통 접속한다.
그리고 제2입력 데이타(B)를 상기 제2P-모스트랜지스터(P2), 제2N-모스트랜지스터(N2)의 게이트 및 상기 제3P-모스트랜지스터(P3), 제3N-모스트랜지스터(N3)의 소오스에 공통 접속하고, 상기 제2P-모스트랜지스터(P2), 제2N-모스트랜지스터(N2)의 공통 드레인 접속점을 합계단자(S)에 연결한다.
또한, 상기 제3P-모스트랜지스터(P3), 제3N-모스트랜지스터(N3)의 공통 드레인을 접속하여 상기 제5N-모스트랜지스터(N5)을 통해 캐리단자(C)에 연결하여 반가산기 회로를 구성한다.
이상에서 설명한 바와 같이 종래의 반가산기 회로의 동작을 설명하면 다음과 같다.
먼저, 제1입력 데이타(A)와 제2입력 데이타(B)가 로우(Low)인 경우, 상기 제2입력 데이타(B)가 로우이므로 제2P-모스트랜지스터(P2)가 턴-온되어 상기 제1입력 데이타(A)의 로우값이 합계단자(S)에 출력하고, 제1P-모스트랜지스터(P1), 제1N-모스트랜지스터(N1)의 출력값이 하이가 되어 제5N-모스트랜지스터(N5)가 턴-온되므로 캐리단자(C)는 상기 제1입력 데이타(A)의 로우값이 출력한다.
그리고 제1입력 데이타(A)는 로우, 제2입력 데이타(B)는 하이인 경우, 상기 제2입력 데이타(B)가 하이이므로 제2N-모스트랜지스터(N2)가 턴-온되어 합계단자(S)는 제1입력 데이타(A)의 반전 출력값인 하이가 출력하고, 캐리단자(C)로는 제1입력 데이타(A)가 출력한다.
또한, 제1입력 데이타(A)는 하이, 제2입력 데이타(B)는 로우인 경우 제2P-모스트랜지스터(P2)의 소오스에는 제1입력 데이타(A)값이 인가되고 제2N-모스트랜지스터(N2)의 소오스에는 제1입력 데이타(A)의 반전 출력값이 인가 되므로 합계단자(S)로는 제2입력 데이타(B)의 반전 출력값인 하이가 출력하며, 제5N-모스트랜지스터(N5)가 턴-오프되어 제3P-모스트랜지스터(P3), 제3N-모스트랜지스터(N3)가 턴-온되어 캐리단자(C)로는 제2입력 데이타(B)의 값이 출력한다.
제1입력 데이타(A), 제2입력 데이타(B)가 하이인 경우, 합계단자(S)로는 제2입력 데이타(B)의 반전 출력값인 로우가 출력하고 캐리단자(C)로는 제3P-모스트랜지스터(P3), 제3N-모스트랜지스터(N3)을 통하여 제2입력 데이타(B)값이 출력한다.
그러나 상기와 같은 종래의 반가산기 회로에 있어서는 다음과 같은 문제점이 있었다.
종래와 같이 회로를 구성하면 게이트의 수가 많으므로 레이아웃도의 면적이 커지고, 전력소모도 많아지게 되어 경제성이 떨어진다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 레이아웃도 면적을 줄여 고속 스위칭 동작에 적당하도록 한 고속 반가산기 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 반가산기 회로도
도 2는 본 발명의 반가산기 회로도와 진리표
*도면의 주요부분에 대한 부호의 설명*
1:제1인버터2:제2인버터
상기와 같은 목적을 달성하기 위한 본 발명의 반가산기 회로는 제1입력 데이타를 반전 출력하는 제1인버터와, 제2입력 데이타 의해 동작하여 상기 제1인버터 또는 제1입력 데이타를 합의 값을 출력하는 제2인버터와, 상기 제1인버터와 제1입력 데이타에 의해 스위칭되어 제1입력 데이타 또는 제2입력 데이타를 캐리값으로 출력하는 제1, 제2N-모스트랜지스터를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 고속 반가산기 회로에 대하여 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명의 고속 반가산기 회로도와 진리표이다.
도 2에 도시된 바와 같이 제1입력 데이타(A)를 반전 출력하는 제1씨모스 인터버(1)와, 제2입력 데이타(B)에 의해 동작하여 상기 제1씨모스 인버터(1) 또는 제2입력 데이타(B)를 출력하는 제2씨모스 인버터(2)로 구성되어 합계단자(S)가 출력되고, 상기 제1입력 데이타(A)에 의해 동작하는 제1, 제2N-모스트랜지스터(N1)(N2)로 구성되어 캐리단자(C)가 출력된다.
여기서, 상기 제1씨모스 인버터(1)는 제1P-모스트랜지스터(P1)와 제3N-모스트랜지스터(N3)로 구성되어 상기 제1P-모스트랜지스터(P1)와 제3N-모스트랜지스터(N3)의 드레인을 공통 접지하여 출력하는 노드점(a), 그리고 상기 제2씨모스 인버터(2)는 제2P-모스트랜지스터(P2)와 제4N-모스트랜지스터(N4)로 구성되어 상기 제2P-모스트랜지스터(P2)의 소오스는 상기 제1입력 데이타(A)에 상기 제4N-모스트랜지스터(N4)의 소오스는 상기 제1씨모스 인버터(1)의 출력값인 노드점(a)에 연결되고, 공통 드레인은 합계단자(S)에 연결된다.
또한, 상기 제1N-모스트랜지스터(N1) 소오스는 상기 제1입력 데이타(A)에 연결되고, 상기 제2N-모스트랜지스터(N2)의 소오스는 제2입력 데이타(B)에 연결되며, 제1, 제2N-모스트랜지스터(N1)(N2)의 공통 드레인은 캐리단자(C)에 연결된다.
이와 같이 구성된 본 발명의 고속 반가산기 회로의 동작에 대하여 설명하면 다음과 같다.
먼저, 제1, 제2입력 데이타(A)(B)에 로우가 인가된 경우, 제1씨모스 인터버(1)의 제1P-모스트랜지스터(P1)가 턴-온되어 노드점(a) 하이가 되고, 제2씨모스 인버터(2)의 제2P-모스트랜지스터(P2)가 턴-온되어 합계단자(S)에는 제1입력 데이타(A)값 로우가 출력된다. 그리고 제2입력 데이타(B)가 로우이므로 제2N-모스트랜지스터(N2)는 턴-오프, 제1N-모스트랜지스터(N1)는 턴-온되어 상기 제1입력 데이타(A)값이 출력한다.
또한 제1입력 데이타(A)가 로우, 제2입력 데이타(B)가 하이인 경우, 노드점(a)는 하이가 되고, 상기 제2씨모스 인버터(2)의 제4N-모스트랜지스터(N4)가 턴-온되어 합계단자(S)에 노드점(a) 하이가 출력된다. 그리고 제1N-모스트랜지스터(N1)가 턴-온되어 제1입력 데이타(A)값이 출력한다.
한편 제1입력 데이타(A)가 하이, 제2입력 데이타(B)가 로우인 경우에는 동작은 반대로 하지만 출력은 같다.
또한 제1, 제2입력 데이타(A)(B)가 하이인 경우, 노드점(a)은 로우가 되고, 상기 제2씨모스 인버터(2)의 제4N-모스트랜지스터(N4)가 턴-온되어 합계단자(S)는 로우값이 출력하고, 캐리단자(C)에는 제2N-모스트랜지스터(N2)가 턴-온 되어 하이값이 출력한다.
이상에서 설명한 바와 같이 본 발명의 고속 반가산기 회로에 있어서는 다음과 같은 효과가 있다.
게이트 수가 줄어들게 되어 레이아웃도 면적이 감소하고, 칩의 경제성이 좋아지게 되어 원가 절감에 효과가 있다. 그리고 고속 스위칭 동작에 유리하다.

Claims (3)

  1. 제1입력 데이타를 발전 출력하는 제1인버터와;
    제2입력 데이타 의해 동작하여 상기 제1인버터 또는 제1입력 데이타를 합(Sum)값으로 출력하는 제2인버터와;
    상기 제1인버터와 제1입력 데이타에 의해 스위칭되어 제1입력 데이타 또는 제2입력 데이타를 캐리값으로 출력하는 제1, 제2N-모스트랜지스터를 포함하여 구성됨으르 특징으로 하는 고속 반가산기 회로.
  2. 제1항에 있어서,
    상기 제1입력 데이타가 제2인버터의 전원전압에 연결되고 제1인버터가 제2접지전압에 연결되어 제2인버터 출력값이 합계단자에 연결되어 구성됨을 특징으로 하는 고속 반가산기 회로.
  3. 제1항에 있어서,
    상기 제1, 제2N-모스트랜지스터의 드레인은 공통 접속되어 캐리단자에 연결되어 구성됨을 특징으로 하는 고속 반가산기 회로.
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