JPH0230215A - スイツチング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、デジタルシステムに係り、特にシステム内で
使用される回路に関し、高速なデジタルシステムを実現
するのに有効である。

〔従来の技術〕

従来の出力回路として、特開昭６２−１８９８１６号が
ある。ここに記載される回路はいずれも、入力に対し、
出力が反転することになる。しかしながらデジタルシス
テム内では、入出力が同相になることを必要とされる場
合も多々ある。このような場合、公知例のような反転論
理回路では、論理段数を増やさなくてはならなくなる。

このため、システムの高速化妨げとなる。そこで、高速
な同相出力回路が必要とされる。

〔発明が解決しようとする課題〕

論理段数を増加させずに、同相出力を得ることが本発明
の目的である。

〔課題を解決するための手段〕

上記目的は、論理段数１段で同相出力が可能な同相出力
回路を発明し用いることにより達成される。

〔作用〕

ＮＰＮ型バイポーラトランジスタのベース電流をＰチャ
ネルＭＯＳ及びＮチャネルＭＯＳを使用して制御するこ
とにより、出力回路を得る。もし、Ｌｏｗレベルの同相
出力が得たいのならば、ＮＰＮ型バイポーラのベース電
流を、主にＰチャネルＭＯＳで供給し、ＮＰＮ型バイポ
ーラのコレクタ端子を出力とすることで実現できる。ま
た、　Ｈｉｇｈレベルの同相出力が得たいのならば、Ｎ
ＰＮ型バイポーラのベース電流を、主にＮチャネルＭＯ
Ｓテ供給し、ＮＰＮ型バイポーラのエミッタ端子を出力
とすることで実現できる。

〔実施例〕

第１図は、本発明の１実施例である。すなわち。

入力信号ＩＮに対して、同相出力信号ＯＵＴを得ること
ができる同相出力回路である。以下に、第１図の回路へ
動作を説明する。ＩＮは入力信号、Ｃは制御信号、ＯＵ
Ｔは出力信号である。Ｃが１１Ｈ″′　（高電圧レベル
）のとき、Ｎチャネルトランジスタ１４は、導通状態に
なる。回路１６は、ＩＮが′Ｈ″又は、ＣがｔｌＬＴＩ
＜低電圧レベル）のとき、バイポーラトランジスタ１５
のベースノードと、ＧＮＤとを接続状態にする機能をも
つ。

この状態（Ｃが１１　Ｈ′１のとき）において、ＩＮが
“Ｌ”になると、Ｐチャネルトランジスタ１１が導通状
態となり、出力信号ＯＵＴのノードがプリチャージされ
、ｊ＃　ＨＩ＋レベルになっていたならば。

バイポーラトランジスタのベースへ、１１．１４のＭＯ
Ｓトランジスタを介して電流が供給される。

これにより、バイポーラトランジスタ１５が導通状態と
なり、ＯＵＴのノードがディスチャージされる。ところ
が、Ｐチャネルトランジスタ１１の基板効果のため、Ｏ
ＵＴ信号のノードを十分にディスチャージできない。こ
のため、インバータ１３により、ＩＮ信号を反転し、Ｎ
チャネルトランジスタ１２のゲートに供給することによ
り、Ｎチャネルトランジスタ１２が導通状態となる。し
たがって、ＯＵＴ信号のノードのディスチャージ動作前
半では、上述のように、バイポーラトランジスタのベー
ス電流供給は、Ｐチャネルトランジスタ１１とＮチャネ
ルトランジスタ１４を介して行なうが、後半では、Ｎチ
ャネルトランジスタ１２と１４を介して行なわれる。第
４図に、第１図の回路によるＯＵＴ信号の変化を示す。

時間ｔｐはＰチャネルトランジスタ１１とＮチャネルト
ランジスタ１４を介してバイポーラトランジスタ１５の
ベース電流を供給しＯＵＴ信号のノードをディスチャー
ジしている時間で、時間ｔＮは、Ｎチャネルトランジス
タ１２と１４を介してバイポーラトランジスタ１５のベ
ース電流を供給しＯＵＴ信号のノードをディスチャージ
している時間である。インバータ１３による遅延時間は
、時間ｔＰ内に含まれる。すなわち、Ｐチャネルトラン
ジスタ１１とＮチャネルトランジスタ１４を介してバイ
ポーラトランジスタのベース電流を供給しＯＵＴ信号の
ノードをディスチャージしている間にインバータ１３に
よりＩＮ信号が反転され、Ｎチャネルトランジスタ１２
のゲートに入力される。ＩＮ信号が“Ｈ″であったり、
Ｃ信号が“Ｌ”であった場合は、回路１６によりバイポ
ーラトランジスタ１５のベースノードをディスチャージ
することにより、バイポーラトランジスタ１５を非導通
とし、ＯＵＴ信号ノードは、第１図の回路から見て、ハ
イインピーダンス状態となる。以上のように、第１図の
回路を使用すると入力信号ＩＮの“Ｌ”状態を出力信号
ＯＵＴに、“Ｌ”として高速に伝えることができる。

第６図は、従来例を示す。従来例を用いた場合の同相出
力回路である。入力信号ＩＮに対して、出力信号ＯＵＴ
が同相となる。制御信号ＣがＩｔ　ＨＩＩのときＮチャ
ネルトランジスタ５２が導通状態となる。このときＩＮ
信号が“Ｌ”となると、インバータ５３の出力が“ＨＩ
ＩとなりＮチャネルトランジスタ５１が導通状態になる
。回路５４は、ＩＮ信号が“Ｈ１１又は、Ｃ信号がｒｔ
Ｌ”のときのみにバイポーラトランジスタ５５のベース
とＧＮＤとを接続状態にする機能をもつ。したがって、
上述の状態（ＩＮ信号が’Ｌ”、Ｃ信号が１１　Ｈ７１
）のときバスポーラトランジスタ５５のベース電流がＮ
チャネル１−ランジスタ５１，５２を介して供給され、
バイポーラトランジスタ５５が導通状態となり、ＯＵＴ
信号のノードがディスチャージされる。ＩＮ信号がＩｔ
　Ｌ　１７になってから、ＯＵＴ信号が“Ｌ”になるま
での時間は、インバータ５３による遅延時間と、回路５
０による遅延時間の和となる。第１図の回路では、イン
バータ５３の遅延時間を等測的に削除し、高速な同相出
力を得ることができる。

第２図は、入力信号ＩＮが１１　ＨＩＩのとき出方信号
ＯＵＴをＩｔ　ＨＩｆｆにする同相出力回路である。入
力Ｍ％ｃが１１　ＨＩｔ　テ、ＩＮが”Ｈ”（１：ｌま
ず、Ｐチャネルトランジスタ２１とＮチャネルトランジ
スタ２２を介して、バイポーラトランジスタ２６９ベー
ス電流が供給され、バイポーラトランジスタ２６が導通
状態となりＯＵＴ信号のノードをプリチャージし、この
間インバータ２４でＩＮ信号が反転され、Ｐチャネルト
ランジスタ２３が導通状態となるため、プリチャージ動
作後半ではＰチャネルトランジスタ２１．２３を介し、
バイポーラトランジスタ２６のベース電流が供給され。

これにより、ＯＵＴ信号を１１　ＨＩＩにする。Ｃ信号
が“Ｌ”又は、ＩＮ信号がｉｔ　Ｌ　ｔｐのときは、回
路２５により、バイポーラトランジスタ２６のベースと
エミッタが短絡されて、バイポーラトランジスタ２６が
非導通となる。

第３図は、スタティック型の同相出力回路である。入力
信号ＩＮがａｔ　Ｈｐｐのとき、Ｐチャネルトランジス
タ３６、Ｎチャネルトランジスタ３８は非導通状態とな
り、Ｎチャネルトランジスタ３７は導通状態となるため
、バイポーラトランジスタ４０のベース電流は供給され
ず５バイポーラトランジスタ４０が非導通となる。一方
、Ｎチャネルトランジスタ３１、Ｐチャネルトランジス
タ３２は導通状態となり、Ｎチャネルトランジスタ３３
は非導通状態となるため、バイポーラトランジスタ３５
のベース電流が供給されバイポーラトランジスタ３５が
導通状態となり、ＯＵＴ信号のノードがプリチャージさ
れＯＵＴ信号がＩＩ　ＨＩｔとなる。

入力信号ＩＮがＩＩ　Ｌ　ＩＩのときはｌＭＯＳトラン
ジスタの導通、非導通の状態が上述と全く逆になり。

バイポーラトランジスタ３５は非導通となり、バイポー
ラトランジスタ４０が導通状態となるためＯＵＴ信号の
ノードがディスチャージされＯＵＴ信号がＯＬ　１１と
なる。

第５図は、第１図又は第２図のディスチャージ又はプリ
チャージ回路を使用し、同極性のバスであるＢＵＳ　１
とＢＵＳ２を接続した図である。制褌信号Ｃ１がｉｔ　
ＨＩＩでＣ２がＩｔ　Ｌ　１７の場合、回路５２は、Ｂ
ＵＳＩのデータをＩＮ信号として入力し、そ、れと同相
のデータをＯＵＴ信号としてＢＵＳ２に出力する。即ち
、Ｃ１から０２への単方向バススイッチが実現できる。

、Ｃ１，Ｃ２がともにＩＩ　ＨＩＩであれば回路５２と
回路５１とにより、ＢＵＳ　１とＢＵＳ２間は双方向に
データ伝送が可能であり、双方向バススイッチが実現で
きる。Ｃ１，Ｃ２をともにＬ”とす７；＋と、ＢＵＳｌ
とＢＵＳ２Ｌ；ｔ：、切断されたことになり、それぞれ
別のバスとして使用できる。回路５１．５２は、第１図
もしくは第２図の回路かあるいはそれぞれに準する本発
明の特許請求範囲内のものである。ＢＵＳＩとＢＵＳ２
がともに、データリセット時にプリチャージされるプリ
チャージ型のバスであれば回路５１．５２は図１のタイ
プであり、ＢＵＳＩ、ＢＵＳ２がともに、データリセッ
ト時にディスチャージされるディスチャージ型のバスで
あれば回路５１．５２は図２のタイプである。

第８図は、特許請求の範囲第２項に記載された一実施例
である。入力端子ＩＮと出力端子ＯＵＴは２つのインバ
ータ７１と７２により同相信号となる。また、ＩＮとＯ
ＵＴを、ＣＭＯＳ回路７３で接続することにより高速な
同相出力動作が可能である。入力端子ＩＮが“Ｈ”にな
ったとすると。

Ｎチャネルトランジスタ７４が導通状態となり、Ｐチャ
ネルトランジスタ７５が非導通状態となる。

これにより出力端子ＯＵＴがプリチャージされるが、Ｎ
チャネルトランジスタ７４の基板効果によりＶｃｃレベ
ルにまでは電位を上げることができない。しかし、０Ｍ
０８回路の上記のような動作の間に、インバータ７２は
出力端子をｇｉＨ”にする準備をすることができる。つ
まり、インバータ７１の遅延時間をＣＭＯＳ回路７３に
よって等測的に短縮したことになる。入力端子ＩＮが“
Ｌ”になったときも全く同様の動作をする。

〔発明の効果〕

以上説明したように、本発明によれば、高速な同相出力
回路を得ることができる。このため、同極性ノードの高
速スイッチングが可能となり、ひいては、デジタルシス
テムの高速化に効果がある。

【図面の簡単な説明】

第１図、第２図、第３図、第７図は本発明による同相出
力回路図、第４図は第１図に示す回路の出力波形図、第
５図は本発明の同相出力回路を用いてパススイッチを行
なったバス制御方式を示す図、第６図は従来の回路を用
いた同相出方回路図である。 １１・・・Ｐチャネルトランジスタ、１２・・・Ｎチャ
ネルトランジスタ、１３・・・インバータ、１４・・Ｎ
チャネルトランジスタ、１５・・・バイポーラトランジ
スタ、１６・・・回路、ＩＮ・・・入力信号、Ｃ・・・
制御信号、ＯＵＴ・・・出力信号。

Claims (1)

1. 【特許請求の範囲】 １、バイポーラトランジスタとソース、ドレイン電流通
   路が前記バイポーラトランジスタのベースとコレクタ間
   に形成された複数のＭＯＳトランジスタとからなるバイ
   ポーラ・ＭＯＳ複合回路において、ゲート入力信号でオ
   ン・オフ制御されるＰチャネルトランジスタとＮチャネ
   ルトランジスタの並列接続回路を少なくとも１つ含み、
   前記バイポーラのコレクタ又はエミッタを出力とするこ
   とを特徴とするスイッチング回路。 ２、第１の論理反転回路の出力端子は第２の論理反転回
   路の入力端子に接続され、第１の論理反転回路の入力端
   子は、ドレイン端子を低電圧源に接続されソース端子を
   前記第２の論理反転回路の出力端子に接続されたＰチャ
   ネルトランジスタのゲートと、ドレイン端子を高電圧源
   に接続されソース端子を前記第２の論理反転回路の出力
   端子に接続されたＮチャネルトランジスタのゲートに接
   続され、前記第１の論理反転回路の入力端子を入力とし
   、前記第２の論理反転回路の出力端子を出力とすること
   を特徴とするスイッチング回路。 ３、特許請求の範囲第１項または第２項記載のスイッチ
   ング回路をバス出力回路として使用することを特徴とす
   るバス駆動方式。 ４、特許請求の範囲第１項または第２項記載のスイッチ
   ング回路を用いて、複数のバスの接続を行なうことを特
   徴とするバス制御方式。