JPH051498B2 - - Google Patents
Info
- Publication number
- JPH051498B2 JPH051498B2 JP59265716A JP26571684A JPH051498B2 JP H051498 B2 JPH051498 B2 JP H051498B2 JP 59265716 A JP59265716 A JP 59265716A JP 26571684 A JP26571684 A JP 26571684A JP H051498 B2 JPH051498 B2 JP H051498B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- value
- sign
- input
- input value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 10
- 238000007430 reference method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000003672 processing method Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデイジタル信号処理における非線形演
算回路に関するものであり、デイジタル信号の比
較的低レベルの振幅成分をクリツプするような特
性を有するデイジタル演算回路を提供しようとす
るものである。
算回路に関するものであり、デイジタル信号の比
較的低レベルの振幅成分をクリツプするような特
性を有するデイジタル演算回路を提供しようとす
るものである。
従来の技術
近年、デイジタル技術の進歩に伴ない、論理素
子、記憶素子等の大集積化、高速化がめざまし
く、このため従来のアナログ信号処理手法に換え
てデイジタル信号処理手法の導入が高まつてい
る。デイジタル信号処理手法では信号を２進表現
の数値として取り扱い、これらの数値に対して
種々の演算を行うことにより処理される。このよ
うなデイジタル信号処理の１つとして非線形処理
が挙げられる。この非線形処理は文字通り非線形
演算により処理されるが、一般に非線形演算は演
算のアルゴリズムが加算演算等に比べて複雑とな
る。このため簡易な方法として、ROM（リード
オンリーメモリ：読出し専用メモリ）による演算
テーブル参照方式と呼ばれる方式が従来よりよく
用いられている。
子、記憶素子等の大集積化、高速化がめざまし
く、このため従来のアナログ信号処理手法に換え
てデイジタル信号処理手法の導入が高まつてい
る。デイジタル信号処理手法では信号を２進表現
の数値として取り扱い、これらの数値に対して
種々の演算を行うことにより処理される。このよ
うなデイジタル信号処理の１つとして非線形処理
が挙げられる。この非線形処理は文字通り非線形
演算により処理されるが、一般に非線形演算は演
算のアルゴリズムが加算演算等に比べて複雑とな
る。このため簡易な方法として、ROM（リード
オンリーメモリ：読出し専用メモリ）による演算
テーブル参照方式と呼ばれる方式が従来よりよく
用いられている。
上記方式はあらかじめ所望の非線形特性を
ROMに記憶しておき、ROMに入力値が与えら
れることにより非線形特性に応じた出力値が出力
されるようにしたものである。
ROMに記憶しておき、ROMに入力値が与えら
れることにより非線形特性に応じた出力値が出力
されるようにしたものである。
上記方式を用いた非線形処理の１つとして、入
力値が所定値の範囲内のときにはゼロを出力値と
し、入力値が所定値の範囲外のときには入力値に
比例した値を出力値とするクリツプ処理がある。
力値が所定値の範囲内のときにはゼロを出力値と
し、入力値が所定値の範囲外のときには入力値に
比例した値を出力値とするクリツプ処理がある。
このクリツプ処理はデイジタル信号に重畳した
微小振幅の雑音除去等に用いられており、特に上
記演算テーブル参照方式を用いることにより所望
の特性が任意に可変できるなど柔軟な処理が可能
となり、アナログ信号処理に比べて大きな利点が
ある。
微小振幅の雑音除去等に用いられており、特に上
記演算テーブル参照方式を用いることにより所望
の特性が任意に可変できるなど柔軟な処理が可能
となり、アナログ信号処理に比べて大きな利点が
ある。
以下図面を参照しながら上述した従来の演算テ
ーブル参照方式によりクリツプ処理を行うデイジ
タル演算回路の一例について説明する。
ーブル参照方式によりクリツプ処理を行うデイジ
タル演算回路の一例について説明する。
第６図は従来の演算テーブル参照方式によりク
リツプ処理を行うデイジタル演算回路の構成を示
すブロツク図であり、第７図は具体例を示すブロ
ツク図である。また第２図にクリツプ処理の入出
力特性の一例を示す。実線で表わしたのが入出力
特性である。第６図において１は入力値を入力す
る入力端子、９はクリツプ処理を行なつた出力値
を出力する出力端子、２は従来の演算テーブル参
照方式によりクリツプ処理を行うクリツプ処理回
路である。第７図において第６図と同じ番号を付
したものはそれぞれ対応しており、２ａは入力値
に対応した各アドレスに第２図に示すような出力
値をデータとして記憶したROMであり、２ｂは
ROM２ａのアドレス端子、２ｃはROMのデー
タ出力端子である。
リツプ処理を行うデイジタル演算回路の構成を示
すブロツク図であり、第７図は具体例を示すブロ
ツク図である。また第２図にクリツプ処理の入出
力特性の一例を示す。実線で表わしたのが入出力
特性である。第６図において１は入力値を入力す
る入力端子、９はクリツプ処理を行なつた出力値
を出力する出力端子、２は従来の演算テーブル参
照方式によりクリツプ処理を行うクリツプ処理回
路である。第７図において第６図と同じ番号を付
したものはそれぞれ対応しており、２ａは入力値
に対応した各アドレスに第２図に示すような出力
値をデータとして記憶したROMであり、２ｂは
ROM２ａのアドレス端子、２ｃはROMのデー
タ出力端子である。
以上のように構成された演算テーブル参照方式
によりクリツプ処理を行うデイジタル演算回路に
ついて、以下その動作について説明する。入力端
子１および出力端子９はそれぞれROM２ａのア
ドレス端子２ｂ、データ出力端子２ｃに接続され
ている。ROM２ａは入力端子１からの入力値に
対応した各アドレスに第２図に示すような出力値
をデータとして記憶している。これより、まず入
力端子１に入力値が与えられると、入力値に対応
したROM２ａのアドレスが選択される。このア
ドレスには第２図に示すような出力値がデータと
して記憶されているため、この結果データ出力端
子２ｃには入力値が所定値の範囲内（第２図では
−K1からK2まで）のときにはゼロは、入力値が
所定値の範囲外のときには入力値に比例した値を
出力値として得ることができクリツプ処理が実現
される。
によりクリツプ処理を行うデイジタル演算回路に
ついて、以下その動作について説明する。入力端
子１および出力端子９はそれぞれROM２ａのア
ドレス端子２ｂ、データ出力端子２ｃに接続され
ている。ROM２ａは入力端子１からの入力値に
対応した各アドレスに第２図に示すような出力値
をデータとして記憶している。これより、まず入
力端子１に入力値が与えられると、入力値に対応
したROM２ａのアドレスが選択される。このア
ドレスには第２図に示すような出力値がデータと
して記憶されているため、この結果データ出力端
子２ｃには入力値が所定値の範囲内（第２図では
−K1からK2まで）のときにはゼロは、入力値が
所定値の範囲外のときには入力値に比例した値を
出力値として得ることができクリツプ処理が実現
される。
（参考文献 村上，榎並：カラー補正器 テレ
ビジヨン学会誌 33，４（1979）P291〜295） 発明が解決しようとする問題点 しかしながら上記のような構成では、ROMを
用いているため入力値のビツト数が増えるに従い
ROMの容量が増大（入力ビツト数をｎビツト増
すと容量は2n倍となる）するので、素子数が非常
に多くなり、例えば上記のような構成をデイジタ
ル信号処理用のLSI（大規模集積回路）に導入し
ようとした場合LSIの規模が非常に大きくなると
いうような問題点を有していた。
ビジヨン学会誌 33，４（1979）P291〜295） 発明が解決しようとする問題点 しかしながら上記のような構成では、ROMを
用いているため入力値のビツト数が増えるに従い
ROMの容量が増大（入力ビツト数をｎビツト増
すと容量は2n倍となる）するので、素子数が非常
に多くなり、例えば上記のような構成をデイジタ
ル信号処理用のLSI（大規模集積回路）に導入し
ようとした場合LSIの規模が非常に大きくなると
いうような問題点を有していた。
本発明は上記問題点に鑑み、デイジタル演算回
路を構成する素子数を増大することなく、また入
力値のビツト数増加が素子数増加に大きく影響を
与えるということのないデイジタル演算回路を提
供するものである。
路を構成する素子数を増大することなく、また入
力値のビツト数増加が素子数増加に大きく影響を
与えるということのないデイジタル演算回路を提
供するものである。
問題点を解決するための手段
上記問題点を解決するために本発明のデイジタ
ル演算回路は、２の補数表現の入力値を入力し、
前記入力値が正のときには負の所定値を出力し、
前記入力値が負のときには正の所定値を出力する
定数出力回路と、前記入力値と前記定数出力回路
の出力とを加算する加算器と、前記入力値と前記
加算器の出力の符号が同一かを比較する符号比較
器と、前記符号比較器の出力結果が符号一致の場
合には前記加算器の出力を出力値とし、前記符号
比較器の出力結果が符号不一致の場合にはゼロを
出力値とする出力スイツチ回路とを備えたもので
ある。
ル演算回路は、２の補数表現の入力値を入力し、
前記入力値が正のときには負の所定値を出力し、
前記入力値が負のときには正の所定値を出力する
定数出力回路と、前記入力値と前記定数出力回路
の出力とを加算する加算器と、前記入力値と前記
加算器の出力の符号が同一かを比較する符号比較
器と、前記符号比較器の出力結果が符号一致の場
合には前記加算器の出力を出力値とし、前記符号
比較器の出力結果が符号不一致の場合にはゼロを
出力値とする出力スイツチ回路とを備えたもので
ある。
作 用
本発明は上記した構成により、まず加算器、定
数出力回路によつて、入力値が正のときには入力
値と負の所定値（第２図では−K2）とを加算し、
入力値が負のときには入力値と正の所定値（第２
図ではK1）とを加算することにより、クリツプ
処理を行う所定範囲（第２図では−K1からK2ま
で）において入力値と加算器の出力値の符号が反
転しているのを利用し、符号比較器、出力スイツ
チ回路により、入力値と加算器の出力値の符号が
一致の場合には加算器の出力を出力値とし、符号
が不一致の場合にはゼロを出力することにより、
所望の特性を加算器とわずかなコントロール回路
により実現している。
数出力回路によつて、入力値が正のときには入力
値と負の所定値（第２図では−K2）とを加算し、
入力値が負のときには入力値と正の所定値（第２
図ではK1）とを加算することにより、クリツプ
処理を行う所定範囲（第２図では−K1からK2ま
で）において入力値と加算器の出力値の符号が反
転しているのを利用し、符号比較器、出力スイツ
チ回路により、入力値と加算器の出力値の符号が
一致の場合には加算器の出力を出力値とし、符号
が不一致の場合にはゼロを出力することにより、
所望の特性を加算器とわずかなコントロール回路
により実現している。
実施例
第１図は本発明のクリツプ処理を行うデイジタ
ル演算回路の構成を示すブロツク図である。第１
図において、１は入力端子であり２の補数表現の
入力値１０を入力する。また１１は入力値１０の
符号を表わす符号ビツトである。３は定数出力回
路であり入力値１０の符号ビツト１１を入力し、
スイツチ３ｃにより符号ビツト１１が正のときに
は−K2なる負の定数３ｂを定数出力回路３の定
数出力値３０とし、符号ビツト１１が負のときに
はK1なる正の定数３ａを定数出力回路３の定数
出力値３０としている。４は加算器であり、入力
値１０と定数出力値３０を加算し、加算値４０を
出力する。また４１は加算値４０の符号を表わす
符号ビツトである。５は符号比較器であり、符号
ビツト１１と符号ビツト４１が一致しているかど
うかを比較し、比較結５０を出力する。６は出力
スイツチ回路であり、比較結果５０、及び加算値
４０を入力し、スイツチ６ｂにより、比較結果５
０が一致の場合には加算値４０を出力スイツチ回
路６の出力値６０とし、比較結果５０が不一致の
場合にはゼロなる定数６ａを出力スイツチ回路６
の出力値６０としている。９は出力端子でありク
リツプ処理を行なつた出力値６０を出力する。
ル演算回路の構成を示すブロツク図である。第１
図において、１は入力端子であり２の補数表現の
入力値１０を入力する。また１１は入力値１０の
符号を表わす符号ビツトである。３は定数出力回
路であり入力値１０の符号ビツト１１を入力し、
スイツチ３ｃにより符号ビツト１１が正のときに
は−K2なる負の定数３ｂを定数出力回路３の定
数出力値３０とし、符号ビツト１１が負のときに
はK1なる正の定数３ａを定数出力回路３の定数
出力値３０としている。４は加算器であり、入力
値１０と定数出力値３０を加算し、加算値４０を
出力する。また４１は加算値４０の符号を表わす
符号ビツトである。５は符号比較器であり、符号
ビツト１１と符号ビツト４１が一致しているかど
うかを比較し、比較結５０を出力する。６は出力
スイツチ回路であり、比較結果５０、及び加算値
４０を入力し、スイツチ６ｂにより、比較結果５
０が一致の場合には加算値４０を出力スイツチ回
路６の出力値６０とし、比較結果５０が不一致の
場合にはゼロなる定数６ａを出力スイツチ回路６
の出力値６０としている。９は出力端子でありク
リツプ処理を行なつた出力値６０を出力する。
以上のように構成されたクリツプ処理を行うデ
イジタル演算回路について、以下第１図及び第２
図を用いてその動作を説明する。
イジタル演算回路について、以下第１図及び第２
図を用いてその動作を説明する。
まず第２図は本発明のクリツプ処理を行うデイ
ジタル演算回路の入出力特性を示すものであつ
て、実線で示してある。また破線で示したのは加
算器４の加算値４０と入力値１０との入出力特性
である。ここで入力端子１に入力値１０が与えら
れると、入力値１０の符号ビツト１１が定数出力
回路３に出力される。定数出力回路３では符号ビ
ツト１１の結果により、まず符号ビツトが正のと
きには−K2なる定数３ｂがスイツチ３ｃにより
選択され、符号ビツトが負のときにはK1なる定
数３ａがスイツチ３ｃにより選択され、この選択
された定数が定数出力回路３の定数出力値３０と
して出力される。加算器４では入力値１０と定数
出力値３０が入力され、両者を加算し加算した結
果を加算値４０として出力する。第２図において
破線で示したのが加算値４０である。ここで第２
図において入力値が−K1からK2の範囲に注目し
た場合、入力値１０の符号と加算値４０の符号が
反転しているのがわかる。すなわちこの符号が反
転しているのを検出し符号が反転したときのみ出
力値６０をゼロにし、符号が反転しないときは加
算値４０を出力値６０とすれば第２図の実線で示
すような特性を得ることができる。この処理を行
なつているのが次に述べる符号比較器５と出力ス
イツチ回路６である。符号比較器５は入力値１０
の符号ビツト１１と加算値４０の符号ビツト４１
を入力し、両者の符号を比較し、符号が一致した
かどうかを比較結果５０として出力する。出力ス
イツチ回路６は加算値４０と比較結果５０を入力
し、スイツチ６ｂにより比較結果５０が一致の場
合には加算値４０を選択し、比較結果５０が不一
致の場合にはゼロなる定数６ａを選択して、この
選択された値が出力値６０として出力される。す
なわちこの出力値６０は入力値１０が−K1から
K2までの範囲はゼロであり、範囲外では加算値
４０であり、この結果入力値１０と出力値６０の
関係は第２図の実線で示すようになる。定数出力
回路３の定数３ａ，３ｂおよび出力スイツチ回路
６の定数６ａはレジスタにより、また定数出力回
路３のスイツチ３ｃ，および出力スイツチ回路６
のスイツチ６ｂはマルチプレクサにより実現で
き、加算器４はアダールにより、符号比較器５は
エクスクルーシブオアゲート等により実現でき
る。
ジタル演算回路の入出力特性を示すものであつ
て、実線で示してある。また破線で示したのは加
算器４の加算値４０と入力値１０との入出力特性
である。ここで入力端子１に入力値１０が与えら
れると、入力値１０の符号ビツト１１が定数出力
回路３に出力される。定数出力回路３では符号ビ
ツト１１の結果により、まず符号ビツトが正のと
きには−K2なる定数３ｂがスイツチ３ｃにより
選択され、符号ビツトが負のときにはK1なる定
数３ａがスイツチ３ｃにより選択され、この選択
された定数が定数出力回路３の定数出力値３０と
して出力される。加算器４では入力値１０と定数
出力値３０が入力され、両者を加算し加算した結
果を加算値４０として出力する。第２図において
破線で示したのが加算値４０である。ここで第２
図において入力値が−K1からK2の範囲に注目し
た場合、入力値１０の符号と加算値４０の符号が
反転しているのがわかる。すなわちこの符号が反
転しているのを検出し符号が反転したときのみ出
力値６０をゼロにし、符号が反転しないときは加
算値４０を出力値６０とすれば第２図の実線で示
すような特性を得ることができる。この処理を行
なつているのが次に述べる符号比較器５と出力ス
イツチ回路６である。符号比較器５は入力値１０
の符号ビツト１１と加算値４０の符号ビツト４１
を入力し、両者の符号を比較し、符号が一致した
かどうかを比較結果５０として出力する。出力ス
イツチ回路６は加算値４０と比較結果５０を入力
し、スイツチ６ｂにより比較結果５０が一致の場
合には加算値４０を選択し、比較結果５０が不一
致の場合にはゼロなる定数６ａを選択して、この
選択された値が出力値６０として出力される。す
なわちこの出力値６０は入力値１０が−K1から
K2までの範囲はゼロであり、範囲外では加算値
４０であり、この結果入力値１０と出力値６０の
関係は第２図の実線で示すようになる。定数出力
回路３の定数３ａ，３ｂおよび出力スイツチ回路
６の定数６ａはレジスタにより、また定数出力回
路３のスイツチ３ｃ，および出力スイツチ回路６
のスイツチ６ｂはマルチプレクサにより実現で
き、加算器４はアダールにより、符号比較器５は
エクスクルーシブオアゲート等により実現でき
る。
以上のように本実施例によれば、加算器４、定
数出力回路３により、入力値１０が正のときには
入力値１０と−K2なる定数３ｂとを加算し、入
力値１０が負のときには入力値１０とK1なる定
数３ａとを加算することにより、クリツプ処理を
行う所定範囲において、入力値１０と加算値４０
の符号が反転しているのを利用し、符号比較器
５、出力スイツチ回路６により、入力値１０と加
算値４０の符号が一致の場合には加算値４０を出
力値６０とし、符号が不一致の場合にはゼロを出
力することにより、第２図の実線で示したような
クリツプ処理を行う入出力特性を有するデイジタ
ル演算回路を加算器とわずかなコントロール回路
により実現している。
数出力回路３により、入力値１０が正のときには
入力値１０と−K2なる定数３ｂとを加算し、入
力値１０が負のときには入力値１０とK1なる定
数３ａとを加算することにより、クリツプ処理を
行う所定範囲において、入力値１０と加算値４０
の符号が反転しているのを利用し、符号比較器
５、出力スイツチ回路６により、入力値１０と加
算値４０の符号が一致の場合には加算値４０を出
力値６０とし、符号が不一致の場合にはゼロを出
力することにより、第２図の実線で示したような
クリツプ処理を行う入出力特性を有するデイジタ
ル演算回路を加算器とわずかなコントロール回路
により実現している。
第３図は本発明のクリツプ処理を行うデイジタ
ル演算回路の一具体例を示すブロツク図である。
ここでは説明をわかりやすくするため、入出力の
ビツト数を５ビツトとし、クリツプ処理を行う範
囲を−２から２までとして例を挙げて説明する。
第３図において第１図と同じ符号を付したものは
それぞれ対応している。第１図の入力値１０に対
応するのが第３図の入力線１１〜１５であり、１
１が最上位ビツト、１５が最下位ビツトであつて
入力線１１〜１５により５ビツトの入力値１０を
表わしている。またここでは数値の表現を２の補
数としているため最上位ビツトが符号ビツトに相
当する。同様に定数出力値３０は定数出力線３１
〜３５、加算値４０は加算出力線４１〜４５、出
力値６０は出力線６１〜６５により表わしてい
る。３ｄはインバータ、５ａはエクスクルーシブ
オア、４ｃ〜４ｇはアダー、６ｃ〜６ｇはマルチ
プレクサであり、これらの論理を第４図に示す。
ル演算回路の一具体例を示すブロツク図である。
ここでは説明をわかりやすくするため、入出力の
ビツト数を５ビツトとし、クリツプ処理を行う範
囲を−２から２までとして例を挙げて説明する。
第３図において第１図と同じ符号を付したものは
それぞれ対応している。第１図の入力値１０に対
応するのが第３図の入力線１１〜１５であり、１
１が最上位ビツト、１５が最下位ビツトであつて
入力線１１〜１５により５ビツトの入力値１０を
表わしている。またここでは数値の表現を２の補
数としているため最上位ビツトが符号ビツトに相
当する。同様に定数出力値３０は定数出力線３１
〜３５、加算値４０は加算出力線４１〜４５、出
力値６０は出力線６１〜６５により表わしてい
る。３ｄはインバータ、５ａはエクスクルーシブ
オア、４ｃ〜４ｇはアダー、６ｃ〜６ｇはマルチ
プレクサであり、これらの論理を第４図に示す。
以上のように構成されたクリツプ処理を行うデ
イジタル演算回路の一具体例について説明する。
まず入力端子１より５ビツトの入力値１０が入力
線１１〜１５により入力される。入力線１１は最
上位ビツトであり、入力値１０の符号を表わして
いる。すなわち入力線１１が０のとき正であり、
１のとき負である。定数出力回路３はこの入力線
１１を入力し、入力線１１とインバータ３ｄによ
る反転出力より定数出力値３０を作成している。
ここで 入力線１１＝１のとき 出力値３０＝00010＝２ 入力線１１＝０のとき 出力値３０＝11101＝−３ である。また、入力線１１をアダー４ｇのキヤリ
ー入力Ciに接続することにより、入力値１０が負
のときには＋１加算するように構成している。こ
のような構成とすることにより、入力値１０が正
のときには定数出力値３０は−３となり、入力値
１０が負のときには定数値３０は３となり、所望
のクリツプ処理を行う範囲が設定される。次に入
力値１０と定数出力値３０は加算器４のアダー４
ｃ〜４ｇにより加算され加算値４０が出力され
る。加算値４０は加算出力線４１〜４５により表
現され、加算出力線４１は入力線１１と同様符号
を表わす。符号比較器５はエクスクルーシブオア
５ａにより実現しており、入力線１１と加算出力
線４１が入力され、第４図に示した論理で比較結
果５０が出力される。すなわち入力値１０と加算
値１０が同符号のときには比較結果５０は０であ
り、異符号のときには比較結果５０は１となる。
比較結果５０は出力スイツチ回路６に出力され、
スルチプレクサ６ｃ〜６ｇのセレトク端子Ｓに接
続される。第４図に示すようなマルチプレクサの
論理により、比較結果５０が０のときは加算出力
線４１〜４５が選択され、比較結果５０が１のと
きはゼロ値６ａが選択され、出力線６１〜６５を
通して出力端子９に出力される。以上の動作によ
り本具体例では第２図においてR1＝R2＝３とな
るようなクリツプ処理を行う入出力特性が得られ
る。特に本具体例では定数出力回路３における定
数出力値３０を入力値１０の符号ビツトにより作
成しているため、第１図に示したような定数３
ａ，３ｂスイツチ３ｃが節約でき素子数の削減が
可能となる。なお本具体例では入出力のビツト数
を５ビツト、クリツプ処理を行う範囲を−３から
３までとしたが、これは説明をわかりやすくする
ための例で入出力のビツト数に応じアダー、マル
チプレクサを増源すればよい。またクリツプ処理
を行う範囲は上述したように所望の値を入力値１
０からの符号ビツトにより作成すればよい。
イジタル演算回路の一具体例について説明する。
まず入力端子１より５ビツトの入力値１０が入力
線１１〜１５により入力される。入力線１１は最
上位ビツトであり、入力値１０の符号を表わして
いる。すなわち入力線１１が０のとき正であり、
１のとき負である。定数出力回路３はこの入力線
１１を入力し、入力線１１とインバータ３ｄによ
る反転出力より定数出力値３０を作成している。
ここで 入力線１１＝１のとき 出力値３０＝00010＝２ 入力線１１＝０のとき 出力値３０＝11101＝−３ である。また、入力線１１をアダー４ｇのキヤリ
ー入力Ciに接続することにより、入力値１０が負
のときには＋１加算するように構成している。こ
のような構成とすることにより、入力値１０が正
のときには定数出力値３０は−３となり、入力値
１０が負のときには定数値３０は３となり、所望
のクリツプ処理を行う範囲が設定される。次に入
力値１０と定数出力値３０は加算器４のアダー４
ｃ〜４ｇにより加算され加算値４０が出力され
る。加算値４０は加算出力線４１〜４５により表
現され、加算出力線４１は入力線１１と同様符号
を表わす。符号比較器５はエクスクルーシブオア
５ａにより実現しており、入力線１１と加算出力
線４１が入力され、第４図に示した論理で比較結
果５０が出力される。すなわち入力値１０と加算
値１０が同符号のときには比較結果５０は０であ
り、異符号のときには比較結果５０は１となる。
比較結果５０は出力スイツチ回路６に出力され、
スルチプレクサ６ｃ〜６ｇのセレトク端子Ｓに接
続される。第４図に示すようなマルチプレクサの
論理により、比較結果５０が０のときは加算出力
線４１〜４５が選択され、比較結果５０が１のと
きはゼロ値６ａが選択され、出力線６１〜６５を
通して出力端子９に出力される。以上の動作によ
り本具体例では第２図においてR1＝R2＝３とな
るようなクリツプ処理を行う入出力特性が得られ
る。特に本具体例では定数出力回路３における定
数出力値３０を入力値１０の符号ビツトにより作
成しているため、第１図に示したような定数３
ａ，３ｂスイツチ３ｃが節約でき素子数の削減が
可能となる。なお本具体例では入出力のビツト数
を５ビツト、クリツプ処理を行う範囲を−３から
３までとしたが、これは説明をわかりやすくする
ための例で入出力のビツト数に応じアダー、マル
チプレクサを増源すればよい。またクリツプ処理
を行う範囲は上述したように所望の値を入力値１
０からの符号ビツトにより作成すればよい。
第５図は本発明のクリツプ処理を行うデイジタ
ル演算回路の他の具体例を示すブロツク図であ
る。同図において第３図と同じ符号を付したもの
はそれぞれ対応している。またここでのクリツプ
処理を行う入出力ビツト数、特性については先の
具体例と同様である。第３図の構成と異なるの
は、第３図におけるアダー４ｃ，４ｇを取り除
き、インバータ４ｈ，４ｉを付け加えた点であ
る。
ル演算回路の他の具体例を示すブロツク図であ
る。同図において第３図と同じ符号を付したもの
はそれぞれ対応している。またここでのクリツプ
処理を行う入出力ビツト数、特性については先の
具体例と同様である。第３図の構成と異なるの
は、第３図におけるアダー４ｃ，４ｇを取り除
き、インバータ４ｈ，４ｉを付け加えた点であ
る。
以上のように構成されたクリツプ処理を行うデ
イジタル演算回路の他の具体例について説明す
る。第３図において加算器４のアダー４ｇに注目
した場合、アダー４ｇの入力ｂおおよびCiは常に
どちらかが１となつている。すなわち第４図の論
理より、アダー４ｇの出力Ｓは入力ａの反転出力
になつていることがわかる。第５図におけるイン
バータ４ｉは以上の理由によりアダー４ｇをイン
バータ４ｉに置き換えたものである。また同様に
第３図におけるアダー４ｃも入力ａおよびｂは常
にどちらかが１となつている。これよりアダー４
ｃはインバータに置き換え可能であり、第５図に
おけるインバータ４ｈはこれを実現したものであ
る。以上第３図で示したような具体例を実現する
場合、最上位ビツトのアダーと最下位ビツトのア
ダーはインバータに置き換え可能なことがわか
る。これより第５図に示すような構成とすること
により素子規模の小さなインバータに変換でき、
配線数も節約できるためさらに回路規模を小さく
することが可能となる。
イジタル演算回路の他の具体例について説明す
る。第３図において加算器４のアダー４ｇに注目
した場合、アダー４ｇの入力ｂおおよびCiは常に
どちらかが１となつている。すなわち第４図の論
理より、アダー４ｇの出力Ｓは入力ａの反転出力
になつていることがわかる。第５図におけるイン
バータ４ｉは以上の理由によりアダー４ｇをイン
バータ４ｉに置き換えたものである。また同様に
第３図におけるアダー４ｃも入力ａおよびｂは常
にどちらかが１となつている。これよりアダー４
ｃはインバータに置き換え可能であり、第５図に
おけるインバータ４ｈはこれを実現したものであ
る。以上第３図で示したような具体例を実現する
場合、最上位ビツトのアダーと最下位ビツトのア
ダーはインバータに置き換え可能なことがわか
る。これより第５図に示すような構成とすること
により素子規模の小さなインバータに変換でき、
配線数も節約できるためさらに回路規模を小さく
することが可能となる。
発明の効果
以上のように本発明は、加算器、定数出力回路
によつて入力値が正のときには入力値と負の所定
値とを加算し、入力値が負のときには入力値と正
の所定値とを加算し、符号比較器により入力値と
加算器の出力値の符号が一致しているかどうか比
較し、出力スイツチ回路により、入力値と加算器
の出力値の符号が一致の場合には加算器の出力を
出力値とし、符号が不一致の場合にはゼロを出力
するように構成しているので、クリツプ処理を行
うデイジタル演算回路を構成する素子数を増大す
ることなく、また入力値のビツト数増加が素子数
増加に大きく影響を与えるということもなく、加
算器とわずかなコントロール回路にクリツプ処理
を行うデイジタル演算回路が実現できるという優
れた効果か得られる。さらに本発明の定数出力回
路の出力値を入力値の符号ビツトにより作成する
ことによりクリツプ処理を行うデイジタル演算回
路の回路規模を小さくでき、入力値の符号ビツト
により作成した定数出力回路の出力値を加算器に
入力するとき加算器の最上位ビツトと最下位ビツ
トのアダーをインバータに置き換えることによ
り、より回路規模を小さくできるという効果が得
られる。
によつて入力値が正のときには入力値と負の所定
値とを加算し、入力値が負のときには入力値と正
の所定値とを加算し、符号比較器により入力値と
加算器の出力値の符号が一致しているかどうか比
較し、出力スイツチ回路により、入力値と加算器
の出力値の符号が一致の場合には加算器の出力を
出力値とし、符号が不一致の場合にはゼロを出力
するように構成しているので、クリツプ処理を行
うデイジタル演算回路を構成する素子数を増大す
ることなく、また入力値のビツト数増加が素子数
増加に大きく影響を与えるということもなく、加
算器とわずかなコントロール回路にクリツプ処理
を行うデイジタル演算回路が実現できるという優
れた効果か得られる。さらに本発明の定数出力回
路の出力値を入力値の符号ビツトにより作成する
ことによりクリツプ処理を行うデイジタル演算回
路の回路規模を小さくでき、入力値の符号ビツト
により作成した定数出力回路の出力値を加算器に
入力するとき加算器の最上位ビツトと最下位ビツ
トのアダーをインバータに置き換えることによ
り、より回路規模を小さくできるという効果が得
られる。
第１図は本発明の実施例におけるデイジタル演
算回路のブロツク図、第２図は本発明のデイジタ
ル演算回路の入出力特性を示す入出力特性図、第
３図は本発明の一具体例におけるデイジタル演算
回路のブロツク図、第４図は第３図の各論理素子
の論理を示す論理図、第５図は本発明の他の具体
例におけるデイジタル演算回路のブロツク図、第
６図は従来のデイジタル演算回路の構成を示すブ
ロツク図、第７図は第６図の具体例を示すブロツ
ク図である。 １……入出力端子、９……出力端子、３……定
数出力回路、４……加算器、５……符号比較器、
６……出力スイツチ回路、２……従来のデイジタ
ル演算回路。
算回路のブロツク図、第２図は本発明のデイジタ
ル演算回路の入出力特性を示す入出力特性図、第
３図は本発明の一具体例におけるデイジタル演算
回路のブロツク図、第４図は第３図の各論理素子
の論理を示す論理図、第５図は本発明の他の具体
例におけるデイジタル演算回路のブロツク図、第
６図は従来のデイジタル演算回路の構成を示すブ
ロツク図、第７図は第６図の具体例を示すブロツ
ク図である。 １……入出力端子、９……出力端子、３……定
数出力回路、４……加算器、５……符号比較器、
６……出力スイツチ回路、２……従来のデイジタ
ル演算回路。
Claims (1)
- 【特許請求の範囲】 １ ２の補数表現の入力値を入力し、前記入力値
が正のときには負の所定値を出力し、前記入力値
が負のときには正の所定値を出力する定数出力回
路と、前記入力値と前記定数出力回路の出力とを
加算する加算器と、前記入力値の符号と前記加算
器の出力の符号が同一かを比較する符号比較器
と、前記符号比較器の出力結果が符号一致の場合
には前記加算器の出力を出力値とし、前記符号比
較器の出力結果が符号不一致の場合にはゼロを出
力値とする出力スイツチ回路とを有することを特
徴とするデイジタル演算回路。 ２ 定数出力回路は入力値の符号ビツトを入力
し、前記符号ビツトと前記符号ビツトの論理反転
出力を出力とすることを特徴とする特許請求の範
囲第１項記載のデイジタル演算回路。 ３ 定数出力回路は入力値の符号ビツトを入力
し、前記符号ビツトと前記符号ビツトの論理反転
出力を出力とし、前記入力値の最下位ビツトの論
理反転出力を前記加算器の最下位ビツトの出力と
し、前記入力値の最上位−１ビツトと前記定数出
力回路の出力の最上位−１ビツトを前記加算器に
より加算し、加算したキヤリー出力の論理反転出
力を前記加算器の最上位ビツトとすることを特徴
とする特許請求の範囲第１項記載のデイジタル演
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265716A JPS61143844A (ja) | 1984-12-17 | 1984-12-17 | ディジタル演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265716A JPS61143844A (ja) | 1984-12-17 | 1984-12-17 | ディジタル演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61143844A JPS61143844A (ja) | 1986-07-01 |
| JPH051498B2 true JPH051498B2 (ja) | 1993-01-08 |
Family
ID=17421015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59265716A Granted JPS61143844A (ja) | 1984-12-17 | 1984-12-17 | ディジタル演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61143844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102598925A (zh) * | 2012-03-26 | 2012-07-25 | 中国农业大学 | 种箱位置全方位调节的排种机构 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433218U (ja) * | 1987-08-24 | 1989-03-01 |
-
1984
- 1984-12-17 JP JP59265716A patent/JPS61143844A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102598925A (zh) * | 2012-03-26 | 2012-07-25 | 中国农业大学 | 种箱位置全方位调节的排种机构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61143844A (ja) | 1986-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5329475A (en) | Data round-off device for rounding-off m-bit digital data into (m-n) bit digital data | |
| US4761760A (en) | Digital adder-subtracter with tentative result correction circuit | |
| EP0209308B1 (en) | Circuitry for complementing binary numbers | |
| JPH0479013B2 (ja) | ||
| US4750146A (en) | Method and apparatus for compensating for the truncation error in a filtered signal by adding the error to the positive part of the signal and subtracting the error from the negative part of the signal | |
| US4623872A (en) | Circuit for CSD-coding of a binary number represented in two's complement | |
| JPH051498B2 (ja) | ||
| US5463571A (en) | Multi-nary OR logic device | |
| JPH0548489B2 (ja) | ||
| EP0332215A2 (en) | Operation circuit based on floating-point representation | |
| JP3071607B2 (ja) | 乗算回路 | |
| JP2558739B2 (ja) | 絶対値回路 | |
| JP2606326B2 (ja) | 乗算器 | |
| JPS62173530A (ja) | デイジタル演算回路 | |
| JPS63262910A (ja) | デイジタル演算回路 | |
| JPS6374310A (ja) | デイジタル演算回路 | |
| JPS6374311A (ja) | デイジタル演算回路 | |
| JPS6374307A (ja) | デイジタル演算回路 | |
| KR100270814B1 (ko) | 자리이동-가산기를 이용한 필터링계수구현방법 및 장치 | |
| JPH0713743A (ja) | 乗算器 | |
| JPH05257643A (ja) | ２進法の補数器 | |
| JPH029366B2 (ja) | ||
| JPS6399608A (ja) | デイジタル演算回路 | |
| JPS6374308A (ja) | デイジタル演算回路 | |
| JPS58119046A (ja) | 加減算器 |