JPS61143844A - ディジタル演算回路 - Google Patents
ディジタル演算回路Info
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- JPS61143844A JPS61143844A JP59265716A JP26571684A JPS61143844A JP S61143844 A JPS61143844 A JP S61143844A JP 59265716 A JP59265716 A JP 59265716A JP 26571684 A JP26571684 A JP 26571684A JP S61143844 A JPS61143844 A JP S61143844A
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- General Engineering & Computer Science (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル信号処理における非線形演算回路に
関するものであシ、ディジタル信号の比較的低レベルの
振幅成分をクリップするような特性を有するディジタル
演算回路を提供しようとするものである。
関するものであシ、ディジタル信号の比較的低レベルの
振幅成分をクリップするような特性を有するディジタル
演算回路を提供しようとするものである。
従来の技術
近年、ディジタル技術の進歩に伴ない、論理素子、記憶
素子等の大集積化、高速化がめざましく、このため従来
のアナログ信号処理手法に換えて均ジタル信号処理手法
の導入が高まっている。ディジタル信号処理手法では信
号を２進表現の数値として取り扱い、これらの数値に対
して種々の演算を行うことにより処理される。“このよ
うなディジタル信号処理の１つとして非線形処理が挙げ
られる。この非線形処理は文字通り非線形演算により処
理されるが、一般に非線形演算は演算のアルゴリズムが
加算演算等に比べて複雑となる。このため簡易な方法と
して、ＲＯＭ（リードオンリーメモリ：読出し専用メモ
リ）による演算テーブル参照方式と呼ばれる方式が従来
よりよく用いられている。
素子等の大集積化、高速化がめざましく、このため従来
のアナログ信号処理手法に換えて均ジタル信号処理手法
の導入が高まっている。ディジタル信号処理手法では信
号を２進表現の数値として取り扱い、これらの数値に対
して種々の演算を行うことにより処理される。“このよ
うなディジタル信号処理の１つとして非線形処理が挙げ
られる。この非線形処理は文字通り非線形演算により処
理されるが、一般に非線形演算は演算のアルゴリズムが
加算演算等に比べて複雑となる。このため簡易な方法と
して、ＲＯＭ（リードオンリーメモリ：読出し専用メモ
リ）による演算テーブル参照方式と呼ばれる方式が従来
よりよく用いられている。
上記方式はあらかじめ所望の非線形特性をＲＯＭに記憶
しておき、ＲＯＭに入力値が与えられることにより非線
形特性に応じた出力値が出力されるようにしたものであ
る。
しておき、ＲＯＭに入力値が与えられることにより非線
形特性に応じた出力値が出力されるようにしたものであ
る。
上記方式を用いた非線形処理の１つとして、入力値が所
定値の範囲内のときにはゼロを出力値とし、入力値が所
定値の範囲外のときには入力値に比例した値を出力値と
するクリップ処理がある。
定値の範囲内のときにはゼロを出力値とし、入力値が所
定値の範囲外のときには入力値に比例した値を出力値と
するクリップ処理がある。
このクリップ処理はディジタル信号に重畳した微小振幅
の雑音除去等に用いられており、特に上記演算テープ）
Ｖ参照方式を用いることにより所望の特性が任意に可変
できるなど柔軟な処理が可能となり、アナログ信号処理
に比べて大きな利点がある。
の雑音除去等に用いられており、特に上記演算テープ）
Ｖ参照方式を用いることにより所望の特性が任意に可変
できるなど柔軟な処理が可能となり、アナログ信号処理
に比べて大きな利点がある。
以下図面を参照しながら上述した従来の演算テーブル参
照方式によりクリップ処理を行うディジタル演算回路の
一例について説明する。
照方式によりクリップ処理を行うディジタル演算回路の
一例について説明する。
第６図は従来の演算テーブル参照方式によりフリップ処
理を行うディジタル演算回路の構成を示すブロック図で
あり、第７図は具体例を示すブロック図である。また第
２図にクリップ処理の入出力特性の一例を示す。実線で
表わしたのが入出力特性である。第６図において１は入
力値を入力する入力端子、９はクリップ処理を行なった
出力値を出力する出力端子、２は従来の演算テーブル参
照方式によりクリップ処理を行うクリップ処理回路であ
る。第７図において第６図と同じ番号を付したものはそ
れぞれ対応しており、２＆は入力値に対応した各アドレ
スに第２図に示すような出力値をデータとして記憶した
ＲＯＭであり、２ｂはＲＯＭ２ａのアドレス端子、２Ｃ
はＲＯＭのデータ出力端子である。
理を行うディジタル演算回路の構成を示すブロック図で
あり、第７図は具体例を示すブロック図である。また第
２図にクリップ処理の入出力特性の一例を示す。実線で
表わしたのが入出力特性である。第６図において１は入
力値を入力する入力端子、９はクリップ処理を行なった
出力値を出力する出力端子、２は従来の演算テーブル参
照方式によりクリップ処理を行うクリップ処理回路であ
る。第７図において第６図と同じ番号を付したものはそ
れぞれ対応しており、２＆は入力値に対応した各アドレ
スに第２図に示すような出力値をデータとして記憶した
ＲＯＭであり、２ｂはＲＯＭ２ａのアドレス端子、２Ｃ
はＲＯＭのデータ出力端子である。
以上のように構成された演算テープ／Ｌ／参照方式によ
りクリップ処理を行うディジタル演算回路について、以
下その動作について説明する。入力端子１および出力端
子９はそれぞれＲＯＭ２ａのアドレス端子２ｂ、データ
出力端子２Ｃに接続されている。ＲＯＭ２ｍは入力端子
１からの入力値に対応した各アドレスに第２図に示すよ
うな出力値をデータとして記憶している。これより、ま
ず入力端子１に入力値が与えられると、入力値に対応し
たＲＯＭ２２Ｌのアドレスが選択される。このアドレス
には第２図に示すような出力値がデータとして記憶され
ているため、この結果データ出力端子２Ｃには入力値が
所定値の範囲内（第２図では−に１からに２まで）のと
きにはゼロを、入力値が所定値の範囲外のときには入力
値に比例した値を出力値として得ることができクリップ
処理が実現される。
りクリップ処理を行うディジタル演算回路について、以
下その動作について説明する。入力端子１および出力端
子９はそれぞれＲＯＭ２ａのアドレス端子２ｂ、データ
出力端子２Ｃに接続されている。ＲＯＭ２ｍは入力端子
１からの入力値に対応した各アドレスに第２図に示すよ
うな出力値をデータとして記憶している。これより、ま
ず入力端子１に入力値が与えられると、入力値に対応し
たＲＯＭ２２Ｌのアドレスが選択される。このアドレス
には第２図に示すような出力値がデータとして記憶され
ているため、この結果データ出力端子２Ｃには入力値が
所定値の範囲内（第２図では−に１からに２まで）のと
きにはゼロを、入力値が所定値の範囲外のときには入力
値に比例した値を出力値として得ることができクリップ
処理が実現される。
（参考文献 村上、榎並：カラー補正器 テレビジラン
学会誌 ３３１４（１９７９）Ｐ２９１〜２９５）発明
が解決しようとする問題点 しかしながら上記のような構成では、ＲＯＭを用いてい
るため入力値のビット数が増えるに従いＲＯＭの容量が
増大（入力ビット数をｎビット増すと容量は２倍となる
）するので、素子数が非常に多くなり、例えば上記のよ
うな構成をディジタル信号処理用のＬＳＩ（大規模集積
回路）に導入しようとした場合ＬＳＩの規模が非常に大
きくなるというような問題点を有していた。
学会誌 ３３１４（１９７９）Ｐ２９１〜２９５）発明
が解決しようとする問題点 しかしながら上記のような構成では、ＲＯＭを用いてい
るため入力値のビット数が増えるに従いＲＯＭの容量が
増大（入力ビット数をｎビット増すと容量は２倍となる
）するので、素子数が非常に多くなり、例えば上記のよ
うな構成をディジタル信号処理用のＬＳＩ（大規模集積
回路）に導入しようとした場合ＬＳＩの規模が非常に大
きくなるというような問題点を有していた。
本発明は上記問題点に鑑み、ディジタル演算回路を構成
する素子数を増大することなく、また入力値のビット数
増加が素子数増加に大きく影響を与えるということのな
いディジタル演算回路を提供するものである。
する素子数を増大することなく、また入力値のビット数
増加が素子数増加に大きく影響を与えるということのな
いディジタル演算回路を提供するものである。
問題点を解決するための手段
上記問題点を解決するために本発明のディジタル演算回
路は、２の補数表現の入力値を入力し、比較し、比較結
果６ｏを出力する。６は出力スイッチ回路であり、比較
結果６０．及び加算値４゜を入力し、スイッチ６ｂによ
り、比較結果５０が一致の場合には加算値４０を出カス
インチ回路６の出力値６０とし、比較結果５ｏが不一致
の場合にはゼロなる定数６＆を出力スイッチ回路６の出
力値６ｏとしている。９は出力端子でありクリップ処理
を行なった出力値６０を出力する。
路は、２の補数表現の入力値を入力し、比較し、比較結
果６ｏを出力する。６は出力スイッチ回路であり、比較
結果６０．及び加算値４゜を入力し、スイッチ６ｂによ
り、比較結果５０が一致の場合には加算値４０を出カス
インチ回路６の出力値６０とし、比較結果５ｏが不一致
の場合にはゼロなる定数６＆を出力スイッチ回路６の出
力値６ｏとしている。９は出力端子でありクリップ処理
を行なった出力値６０を出力する。
以上のように構成されたクリップ処理を行うディジタル
演算回路について、以下第１図及び第２図を用いてその
動作を説明する。
演算回路について、以下第１図及び第２図を用いてその
動作を説明する。
まず第２図は本発明のクリップ処理を行うディジタル演
算回路の入出力特性を示すものであって、実線で示しで
ある。また破線で示したのは加算器４の加算値４０と入
力値１０との入出力特性である。ここで入力端子１に入
力値１ｏが与えられると、入力値１０の符号ビット１１
が定数出力回路３に出力される。定数出力回路３では符
号ビット１１の結果により、まず符号ビットが正のとき
には−に２なる定数３ｂがスイッチ３Ｃにより選択され
、符号ビットが負のときにはに１なる定数３ａがスイッ
チ３ｃにより選択され、この選択された定数が定数出力
回路３の定数出力値３０として出力される。加算器４で
は入力値１０と定数出力値３０が入力され、両者を加算
し加算した結果を加算値４０として出力する。第２図に
おいて破線で示したのが加算値４ｏである。ここで第２
図において入力値が−に１からに２の範囲に注目した場
合、入力値１ｏの符号と加算値４０の符号が反転してい
るのがわかる。すなわちこの符号が反転しているのを検
出し符号が反転したときのみ出力値６０をゼロにし、符
号が反転しないときは加算値４０を出力値６０とすれば
第２図の実線で示すような特性を得ることができる。こ
の処理を行なっているのが次に述べる符号比較器６と出
力スイッチ回路６である。符号比較器６は入力値１０の
符号ビット１１と加算値４０の符号ビット４１を入力し
、両者の符号を比較し、符号が一致したかどうかを比較
結果６ｏとして出力する。出力スイッチ回路６は加算値
４０と比較結果６０を入力し、スイッチ６ｂにより比較
結果５０が一致の場合には加算値４０を選択し、比較結
果６ｏが不一致の場合にはゼロなる定数６ａを選択して
、この選択された値が出力値６ｏとして出力される。す
なわちこの出力値６０は入力値１０が−に１からに２ま
での範囲はゼロであシ、範囲外では加算値４ｏであり、
この結果入力値１ｏと出力値６ｏの関係は第２図の実線
で示すようになる。定数出力回路３の定数３＆。
算回路の入出力特性を示すものであって、実線で示しで
ある。また破線で示したのは加算器４の加算値４０と入
力値１０との入出力特性である。ここで入力端子１に入
力値１ｏが与えられると、入力値１０の符号ビット１１
が定数出力回路３に出力される。定数出力回路３では符
号ビット１１の結果により、まず符号ビットが正のとき
には−に２なる定数３ｂがスイッチ３Ｃにより選択され
、符号ビットが負のときにはに１なる定数３ａがスイッ
チ３ｃにより選択され、この選択された定数が定数出力
回路３の定数出力値３０として出力される。加算器４で
は入力値１０と定数出力値３０が入力され、両者を加算
し加算した結果を加算値４０として出力する。第２図に
おいて破線で示したのが加算値４ｏである。ここで第２
図において入力値が−に１からに２の範囲に注目した場
合、入力値１ｏの符号と加算値４０の符号が反転してい
るのがわかる。すなわちこの符号が反転しているのを検
出し符号が反転したときのみ出力値６０をゼロにし、符
号が反転しないときは加算値４０を出力値６０とすれば
第２図の実線で示すような特性を得ることができる。こ
の処理を行なっているのが次に述べる符号比較器６と出
力スイッチ回路６である。符号比較器６は入力値１０の
符号ビット１１と加算値４０の符号ビット４１を入力し
、両者の符号を比較し、符号が一致したかどうかを比較
結果６ｏとして出力する。出力スイッチ回路６は加算値
４０と比較結果６０を入力し、スイッチ６ｂにより比較
結果５０が一致の場合には加算値４０を選択し、比較結
果６ｏが不一致の場合にはゼロなる定数６ａを選択して
、この選択された値が出力値６ｏとして出力される。す
なわちこの出力値６０は入力値１０が−に１からに２ま
での範囲はゼロであシ、範囲外では加算値４ｏであり、
この結果入力値１ｏと出力値６ｏの関係は第２図の実線
で示すようになる。定数出力回路３の定数３＆。
３ｂ、および出力スイッチ回路６の定数６＆はレジスタ
により、また定数出力回路３のスイッチ３ａ。
により、また定数出力回路３のスイッチ３ａ。
および出力スイッチ回路６のスイッチ６ｂはマルチプレ
クサにより実現でき、加算器４はアダールにより、符号
比較器６はエクスクル−シブオアゲイ 出力回路３により、入力値１０が正のときには入力値１
０と−に２なる定数３ｂとを加算し、入力値１０が負の
ときには入力値１ｏとに１なる定数３ａとを加算するこ
とにより、クリップ処理を行う所定範囲において、入力
値１０と加算値４ｏの符号が反転しているのを利用し、
符号比較器６．出力スイッチ回路６により、入力値１０
と加算値４０の符号が一致の場合には加算値４０を出力
値６０とし、符号が不一致の場合にはゼロを出力するこ
とにより、第２図の実線で示したようなりリップ処理を
行う入出力特性を有するディジタル演算回路を加算器と
わずかなコントロール回路により実現している。
クサにより実現でき、加算器４はアダールにより、符号
比較器６はエクスクル−シブオアゲイ 出力回路３により、入力値１０が正のときには入力値１
０と−に２なる定数３ｂとを加算し、入力値１０が負の
ときには入力値１ｏとに１なる定数３ａとを加算するこ
とにより、クリップ処理を行う所定範囲において、入力
値１０と加算値４ｏの符号が反転しているのを利用し、
符号比較器６．出力スイッチ回路６により、入力値１０
と加算値４０の符号が一致の場合には加算値４０を出力
値６０とし、符号が不一致の場合にはゼロを出力するこ
とにより、第２図の実線で示したようなりリップ処理を
行う入出力特性を有するディジタル演算回路を加算器と
わずかなコントロール回路により実現している。
第３図は本発明のクリップ処理を行うディジタル演算回
路の一具体例を示すブロック図である。
路の一具体例を示すブロック図である。
ここでは説明をわかりやすくするため、入出力のビット
数を６ビットとし、クリップ処理を行う範囲を−２から
２までとした例を挙げて説明する。
数を６ビットとし、クリップ処理を行う範囲を−２から
２までとした例を挙げて説明する。
第３図において第１図と同じ符号を付したものはそれぞ
れ対応している。第１図の入力値１０に対応するのが第
３図の入力線１１〜１５であり、１１が最上位ビット、
１６が最下位ビットであって入力線１１〜１６により５
ビットの入力値１ｏを表わしている。またここでは数値
の表現を２の補数としているため最上位ビットが符号ビ
ットに相当する。同様に定数出力値３０は定数出力線３
１〜３５、加算値４ｏは加算出力線４１〜４６．出力値
６０は出力線６１〜６６により表わしている。
れ対応している。第１図の入力値１０に対応するのが第
３図の入力線１１〜１５であり、１１が最上位ビット、
１６が最下位ビットであって入力線１１〜１６により５
ビットの入力値１ｏを表わしている。またここでは数値
の表現を２の補数としているため最上位ビットが符号ビ
ットに相当する。同様に定数出力値３０は定数出力線３
１〜３５、加算値４ｏは加算出力線４１〜４６．出力値
６０は出力線６１〜６６により表わしている。
３ｄはインバータ、６１Ｌはエクスクル−シブオア。
４０〜４ｇはアダー、６０〜６ｇはマルチプレクサであ
り、これらの論理を第４図に示す。
り、これらの論理を第４図に示す。
以上のように構成されたクリップ処理を行うディジタル
演算回路の一具体例について説明する。まず入力端子１
より６ビットの入力値１ｏが入力線１１〜１６により人
力される。入力線１１は最上位ビットであり、入力値１
０の符号を表わしている。すなわち入力線１１が０のと
き正であり、１のとき負である。定数出力回路３はこの
入力線１１を入力し、入力線１１とインバータ３ｄによ
る反転出力より定数出力値３０を作成している。ここで 入力線１１＝１のとき 出力値３０＝ＯＯ０１０＝２ 人力線１１−０のとき 出力値３０＝ １１１０１ ＝ −３ でおる。また、入力線１１をアダー４ｇのキャリー人力
Ｃｉ に接線することにより、入力値１０が負のときに
は＋１加算するように構成している。
演算回路の一具体例について説明する。まず入力端子１
より６ビットの入力値１ｏが入力線１１〜１６により人
力される。入力線１１は最上位ビットであり、入力値１
０の符号を表わしている。すなわち入力線１１が０のと
き正であり、１のとき負である。定数出力回路３はこの
入力線１１を入力し、入力線１１とインバータ３ｄによ
る反転出力より定数出力値３０を作成している。ここで 入力線１１＝１のとき 出力値３０＝ＯＯ０１０＝２ 人力線１１−０のとき 出力値３０＝ １１１０１ ＝ −３ でおる。また、入力線１１をアダー４ｇのキャリー人力
Ｃｉ に接線することにより、入力値１０が負のときに
は＋１加算するように構成している。
このような構成とすることにより、入力値１ｏが正のと
きには定数出力値３０は−３となり、入力値１ｏが負の
ときには定数出力値３０は３となり、所望のクリップ処
理を行う範囲が設定される。次に入力値１０と定数出力
値３０は加算器４の７グ一４０〜４ｇにより加算され加
算値４０が出力される。加算値４０は加算出力線４１〜
４５により表現され、加算出力線４１は入力線１１と同
様符号を表わす。符号比較器６はエクスクル−シブオア
５＆により実現しておシ、入力線１１と加算出力線４１
が入力され、第４図に示した論理で比較結果５０が出力
される。すなわち入力値１ｏと加算値４０が同符号のと
きには比較結果５ｏは０であシ、異符号のときには比較
結果６ｏは１となる。
きには定数出力値３０は−３となり、入力値１ｏが負の
ときには定数出力値３０は３となり、所望のクリップ処
理を行う範囲が設定される。次に入力値１０と定数出力
値３０は加算器４の７グ一４０〜４ｇにより加算され加
算値４０が出力される。加算値４０は加算出力線４１〜
４５により表現され、加算出力線４１は入力線１１と同
様符号を表わす。符号比較器６はエクスクル−シブオア
５＆により実現しておシ、入力線１１と加算出力線４１
が入力され、第４図に示した論理で比較結果５０が出力
される。すなわち入力値１ｏと加算値４０が同符号のと
きには比較結果５ｏは０であシ、異符号のときには比較
結果６ｏは１となる。
比較結果６０は出力スイッチ回路６に出力され、マルチ
プレクサ６０〜６ｇのセレクト端子Ｓに接続される。第
４図に示すようなマルチプレクサのインバータに置き換
え可能なことがわかる。これより第５図に示すような構
成とすることにより素子規模の小さなインバータに変換
でき、配線数も ”節約できるためさらに回路規模
を小さくすることが可能となる。
プレクサ６０〜６ｇのセレクト端子Ｓに接続される。第
４図に示すようなマルチプレクサのインバータに置き換
え可能なことがわかる。これより第５図に示すような構
成とすることにより素子規模の小さなインバータに変換
でき、配線数も ”節約できるためさらに回路規模
を小さくすることが可能となる。
発明の効果
以上のように本発明は、加算器、定数出力回路によって
入力値が正のときには入力値と負の所定値とを加算し、
入力値が負のときには入力値と正の所定値とを加算し、
符号比較器により入力値と ４加算器の出力値の符号
が一致しているかどうか比較し、出力スイッチ回路によ
り、入力値と加算器の出力値の符号が一致の場合には加
算器の出力を出力値とし、符号が不一致の場合にはゼロ
を出力するように構成しているので、クリップ処理を行
うディジタル演算回路を構成する素子数を増大すること
なく、また入力値のビット数増加が素子数増加に大きく
影響を与えるということもなく、加算器とわずかなコン
トロール回路によりフリップ処理を行うディジタル演算
回路が実現できるという優れた効果が得られる。さらに
本発明の定数出力回路の出力値を入力値の符号ビットに
より作成することによりフリップ処理を行うディジタル
演算回路の回路規模を小さくでき、入力値の符号ビット
により作成した定数出力回路の出力値を加算器に入力す
るとき加算器の最上位ビットと最下位ビットのアダーを
インバータに置き替えることにより、より回路規模を小
さくできるという効果が得られる。
入力値が正のときには入力値と負の所定値とを加算し、
入力値が負のときには入力値と正の所定値とを加算し、
符号比較器により入力値と ４加算器の出力値の符号
が一致しているかどうか比較し、出力スイッチ回路によ
り、入力値と加算器の出力値の符号が一致の場合には加
算器の出力を出力値とし、符号が不一致の場合にはゼロ
を出力するように構成しているので、クリップ処理を行
うディジタル演算回路を構成する素子数を増大すること
なく、また入力値のビット数増加が素子数増加に大きく
影響を与えるということもなく、加算器とわずかなコン
トロール回路によりフリップ処理を行うディジタル演算
回路が実現できるという優れた効果が得られる。さらに
本発明の定数出力回路の出力値を入力値の符号ビットに
より作成することによりフリップ処理を行うディジタル
演算回路の回路規模を小さくでき、入力値の符号ビット
により作成した定数出力回路の出力値を加算器に入力す
るとき加算器の最上位ビットと最下位ビットのアダーを
インバータに置き替えることにより、より回路規模を小
さくできるという効果が得られる。
第１図は本発明の実施例におけるディジタル演算回路の
ブロック図、第２図は本発明のディジタル演算回路の入
出力特性を示す入出力特性図、第３図は本発明の一具体
例におけるディジタル演算回路のブロック図、第４図は
第３図の各論理素子の論理を示す論理図、第６図は本発
明の他の具体例におけるディジタル演算回路のブロック
図、第６図は従来のディジタル演算回路の構成を示すブ
ロック図、第７図は第６図の具体例を示すブロック図で
ある。 １・・・・・・入力端子、９・・・・・・出力端子、３
・・・・・・定数出力回路、４・・・・・・加算器、５
・・・・・・符号比較器、６・・・・・・出力スイッチ
回路、２・・・・・・従来のディジタル演算回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 一＼−−−−−−−−−−−−−−−−一−−１（ｆＩ
インノ＼°−タ （２）工７スクルーシ身ア （３
１アゲ−（４）ｖルチプＬ−７９＼ｒ−−−−”’１
ブロック図、第２図は本発明のディジタル演算回路の入
出力特性を示す入出力特性図、第３図は本発明の一具体
例におけるディジタル演算回路のブロック図、第４図は
第３図の各論理素子の論理を示す論理図、第６図は本発
明の他の具体例におけるディジタル演算回路のブロック
図、第６図は従来のディジタル演算回路の構成を示すブ
ロック図、第７図は第６図の具体例を示すブロック図で
ある。 １・・・・・・入力端子、９・・・・・・出力端子、３
・・・・・・定数出力回路、４・・・・・・加算器、５
・・・・・・符号比較器、６・・・・・・出力スイッチ
回路、２・・・・・・従来のディジタル演算回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 一＼−−−−−−−−−−−−−−−−一−−１（ｆＩ
インノ＼°−タ （２）工７スクルーシ身ア （３
１アゲ−（４）ｖルチプＬ−７９＼ｒ−−−−”’１
Claims (3)
- （１）２の補数表現の入力値を入力し、前記入力値が正
のときには負の所定値を出力し、前記入力値が負のとき
には正の所定値を出力する定数出力回路と、前記入力値
と前記定数出力回路の出力とを加算する加算器と、前記
入力値の符号と前記加算器の出力の符号が同一かを比較
する符号比較器と、前記符号比較器の出力結果が符号一
致の場合には前記加算器の出力を出力値とし、前記符号
比較器の出力結果が符号不一致の場合にはゼロを出力値
とする出力スイッチ回路とを有することを特徴とするデ
ィジタル演算回路。 - （２）定数出力回路は入力値の符号ビットを入力し、前
記符号ビットと前記符号ビットの論理反転出力を出力と
することを特徴とする特許請求の範囲第１項記載のディ
ジタル演算回路。 - （３）定数出力回路は入力値の符号ビットを入力し、前
記符号ビットと前記符号ビットの論理反転出力を出力と
し、前記入力値の最下位ビットの論理反転出力を前記加
算器の最下位ビットの出力とし、前記入力値の最上位−
１ビットと前記定数出力回路の出力の最上位−１ビット
を前記加算器により加算し、加算したキャリー出力の論
理反転出力を前記加算器の最上位ビットとすることを特
徴とする特許請求の範囲第１項記載のディジタル演算回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265716A JPS61143844A (ja) | 1984-12-17 | 1984-12-17 | ディジタル演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265716A JPS61143844A (ja) | 1984-12-17 | 1984-12-17 | ディジタル演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61143844A true JPS61143844A (ja) | 1986-07-01 |
| JPH051498B2 JPH051498B2 (ja) | 1993-01-08 |
Family
ID=17421015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59265716A Granted JPS61143844A (ja) | 1984-12-17 | 1984-12-17 | ディジタル演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61143844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433218U (ja) * | 1987-08-24 | 1989-03-01 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102598925B (zh) * | 2012-03-26 | 2013-08-07 | 中国农业大学 | 种箱位置全方位调节的排种机构 |
-
1984
- 1984-12-17 JP JP59265716A patent/JPS61143844A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433218U (ja) * | 1987-08-24 | 1989-03-01 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH051498B2 (ja) | 1993-01-08 |
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