JPS63262909A - デイジタル演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号処理における非線形演算回路
に関するものであり、ディジタル信号の比較的高レベル
の振幅成分をＩＪ　５ツトするような特性を有するディ
ジタル演算回路を提供しようとするものである。

従来の技術 近年、ディジタル技術の進歩に伴ない、論理素子、記憶
素子等の大集積化、高速化がめざましく、このため従来
のアナログ信号処理手法に替えてディジタル信号処理手
法の導入が高まっている。

ディジタル信号処理手法では信号を２進表現の数値とし
て取り扱い、これらの数値に対して種々の演算を行うこ
とにより処理される。

このようなディジタル信号処理の１つとして非線形処理
が挙げられる。この非線形処理は文字通り非線形演算に
より処理されるが、一般に非線形演算は演算のアルゴリ
ズムが線形演算である加算演算等に比べて複雑となる。

このため簡易な方法として、ＲＯＭ（リードオンリーメ
モリ：読出し専用メモリ）による演算テーブル参照方式
と呼ばれる方式が従来より用いられている。ＲＯＭによ
る演算テーブル参照方式は、あらかじめ所望の非線形特
性をＲＯＭに記憶しておき、ＲＯＭに入力値が与えられ
ることにより非線形特性に応じた出力値が出力されるよ
うにしたものである。

上記方式を用いた非線形処理の１つとして、２つの入力
値を加算し、加算結果が所定値の範囲以上のときは最大
値を出力値とし、加算結果が所定値の範囲以下のときは
最少値を出力値とするＩＪ　ミツト処理がある。

このリミット処理はディジタル信号処理で用いられるデ
ィジタルフィルタのオーバーフロー除去等に用いられて
おり、特に上記演算テーブル参照方式を用いることによ
り所望の特性が任意に可変できるなど柔軟な処理が可能
となり、アナログ信号処理に比べて大きな利点がある。

以下、図面を参照しながら上述した従来の演算テーブル
参照方式によりＩＪ　５ツト処理を行うディジタル演算
回路の一例について説明する。

第５図は従来の演算テーブル参照方式によりりばット処
理を行うディジタル演算回路の構成を示すブロック図で
あり、第６図は具体例を示すブロック図である。また第
２図にリミット処理の出力特性の一例を示す。実線１で
表わしたのが出力特性である。第５図において１＆およ
び１ｂは入力値を入力する入力端子、９はＩＪ　ミツト
処理を行なった出力値を出力する出力端子、２は従来の
演算テーブル参照方式によりリミット処理を行うリミッ
ト処理回路である。第７図で第６図と同じ番号を付した
ものはそれぞれ対応しておシ、２＆は入力値に対応した
各アドレスに第２図に示すような出力値をデータとして
記憶したＲＯＭであり、２ｂａおよび２ｂｂはＲＯＭ２
ａのアドレス端子、２ＣはＲＯＭのデータ出力端子であ
る。

以上のように構成された演算テーブル参照方式によりＩ
Ｊ　ミツト処理を行うディジタル演算回路について、以
下その動作について説明する。入力端子１ａと１ｂおよ
び出力端子９はそれぞれＲＯＭ２ａのアドレス端子２ｂ
ａと２ｂｂ、データ出力端子２ｃに接続されている。ま
たＲＯＭ２１Ｌは入力端子１ａと１ｂからの入力値に対
応した各アドレスに第２図に示すような出力値をデータ
として記憶している。これより、まず入力端子１ａと１
ｂに入力値が与えられると、入力値に対応したＲＯＭ２
１Ｌのアドレスが選択される。このアドレスには第２図
に示すような出力値がデータとしてあらかじめ記憶され
ている泥め、入力端子１ａと１ｂからの加算結果が所定
値の範囲内（第２図では０からＲまで）のときには加算
結果を、所定値の範囲以上（第２図では８以上）のとき
には最大値Ｒを、所定値の範囲以下（第２図では０以下
）のときには最少値０を出力値として得ることができ、
これによりリミット処理が実現できる。〔参考文献：村
上、榎並：カラー補正器、テレビジョン学会誌。

３３．４（１９７９）Ｐ２９１〜２９５〕発明が解決し
ようとする問題点 しかしながら上記のような構成では、ＲＯＭを用いてい
るため入力値のビット数が増えるに従いＲＯＭの容量が
増大（入力ビット数をｎビット増すと容量は２ｎ倍とな
る）するので、素子数が非常に多くなり、例えば上記の
ような構成をディジタル信号処理用のＬＩＩ（大規模集
積回路）に導入しようとした場合ＬＳＩの規模が非常に
大きくなるというような問題点を有していた。

本発明は上記問題点に鑑み、ディジタル演算回路を構成
する素子数を増大することなく、また入力値のビット数
増加が素子数増加に大きく影響を与えるということのな
いディジタル演算回路を提供するものである。

問題点を解決するための手段 上記問題点を解決するために、本発明のディジタル演算
回路は、まずＮピッ）（Ｎは０以上の任意の整数）の自
然２進表現の入力値１とＮビットの２の補数表現の入力
値２とが入力され、この入力値１と入力値２とを加算し
加算結果を最上位ビットのキャリー出力とＮビットの加
算イ直として出力する加算器を有する。

さらに、この加算器の最上位ビットのキャリー出力、入
力値２の最上位ビットおよび加算値が入力され、加算器
の最上位ビットのキャリー出力の論理値と前記入力値２
の最上位ビットの論理値が同じ場合には加算値を出力値
とし、加算器の最上位ビットのキャリー出力の論理値と
入力値２の最上位ビットの論理値が異なりかつ入力値２
の最上位ビットの論理値がｏ”の場合にはＮビットの自
然２進表現の最大値を出力値とし、加算器の最上位ビッ
トのキャリー出力の論理値と入力値２の最上位ビットの
論理値が異なりかつ入力値２の最上位ビットの論理値が
１”の場合にはＮビットの自然２進表現の最少値を出力
値とする出力スイッチ回路を備えたものである。

作用 本発明は、上記した構成により、まず加算器により自然
２進表現の入力値１と、２の補数表現の入力値２を加算
し、加算値がＩＪ　ミツト処理を行う所定範囲外（第２
図では０以下およびＲ以上）では加算器の最上位ビット
のキャリー出力の論理値と入力値２の最上位ビットの論
理値が異なっていることを利用し、出力スイッチ回路に
より加算器の最上位ビットのキャリー出力の論理値と入
力値２の最上位ビットの論理値が同じ場合には加算値を
出力値とし、加算器の最上位ビットのキャリー出力の論
理値と入力値２の最上位ビットの論理値が異なりかつ前
記入力値２の最上位ビットの論理値が０”の場合には自
然２進表現の最大値を出力値とし、加算器の最上位ビッ
トのキャリー出力の論理値と入力値２の最上位ビットの
論理値が異なシかつ前記入力値２の最上位ビットの論理
値が１ｎの場合には自然２進表現の最少値を出力値とす
ることにより、所望のリミット処理を行う特性を加算器
とわずかなコントロール回路により実現している。

実施例 第１図は本発明のＩＪ　ミツト処理を行うディジタル演
算回路の構成を示すブロック図である。第１図において
１ａはＮビット（Ｎは０以上の任意の整数）の２の補数
表現の入力値１０１Ｌを入力し、１ｂはＮビットの自然
２進表現の入力値１０ｂを入力する。ここでＮビットの
自然２進表現とは、Ｑ〜２Ｎ−１の正整数ＸをＮビット
の符号ｘｉ（ｉ−ｍｊ〜Ｎ）を用いて符号列（Ｘｉ　、
Ｘ２＋１５・・・・・・Ｘに）としとして表現すること
である。また以下ｘ１を最上位ビット、ＸＮを最下位ビ
ットと呼ぶ。またＮビットの２の補数表現とは０〜２（
Ｎ−１）の正整数τの負値−ＹをＮビットの符号ｙｌ’
（ｉ＝＝１〜Ｎ）を用いて符号列（７：＋３’：＋　ｙ
二・・・・・・ｙ＝）として表現する（Ｎ−ｔ） とき、ＮビットのＱ〜２　　　までの正整数Ｙを表現す
る符号列（７＋　ｌ　ｙ２ｐ　３’ｓ＋・・・・・・ｙ
Ｎ）のそれぞれの符号を論理反転し、１を加えた数を符
号列（７：　＋　７；　＋　Ｙｓ・・・・・・ｙ′Ｎ）
として表現することである。自然２進数と同様にｙｌお
よびｙｌを最上位ビット、ｙや１３’Ｎを最下位ビット
と呼ぶ。

例えば５ビツトの自然２進表現で正整数４を表現するに
は符号列（ｏｏｌｏｏ）となり、５ビツトの２の補数表
現で負値−１を表現するには符号列（１１１１１）とな
るわ ４は加算器であり、入力値１０１Ｌと入力値１ｏｂとを
加算し、最上位ビットのキャリー出力４９とＮビットの
加算値４ｏを出力する。ここで最上位ビットのキャリー
出力とはＮビット目から（Ｎ＋１）ビット目への桁上り
を意味する。すなわち例えば５ビツトの自然２進表現の
正整数４を表現する符号列（００１００）と、６ビツト
の２の補数表現で負値−１を表現する符号列（１１１１
１）とを加算した場合、最上位ビットのキャリー出力は
論理値″１”であり、加算器の出力は符号列（０００１
１）となる。

６は出力スイッチ回路であり、加算器４からのキャリー
出力４９と加算値４ｏおよび入力（ＩｉｌｒＬの最上位
ビット１９を入力し、まず入力値１′ａの最上位ビット
１９の論理値によりスイッチθａによシ最大値と最少値
と選択し、キャリー出力４９と最上位ビット１９の論理
値が一致しているかどうか論理比較６ｄにより比較し、
比較結果に応じてスイッチ６ｂによりリミット値６ｅと
加算値４゜を切り替え出力スイッチ回路６の出力値６ｏ
としている。９は出力端子であシリミツト処理を行なっ
た出力値６ｏを出力する。

以上のように構成されたリミット処理を行うディジタル
演算回路について以下第１図および第２図を用いてその
動作を説明する。

まず第２図はリミット処理を行うディジタル演算回路の
出力特性を示すものであって実線１で示しである。また
点線２は入力値１０１Ｌ、１０ｂの実際の加算結果であ
る。

ここで入力端子１＆および１ｂに入力値１ｏ＆。

１０ｂが与えられると、加算器４により、入力値がそれ
ぞれ加算され、加算された結果を加算値りおよびキャリ
ー出力４９として出力される。第２図において点線２で
示したのが実際の加算値である。ここで第２図において
加算結果がＲ以上お上び０以下のときにはキャリー出力
４９と最上位ビット１９の論理値が異なっている。すな
わちキャリー出力４９と最上位ビット１９の論理値が同
じ場合には加算値４ｏを出力し、キャリー出力４９と最
上位ビット１９の論理値が異なる場合には最大値か最少
値かを出力することによシ第２図の実線１で示すような
所望の出力特性を得ることができる。この処理を行なっ
ているのが次に述べる出力スイッチ回路６である。出力
スイッチ回路６は加算器４からキャリー出力４９と加算
値４０．および入力値１０１Ｌの最上位ビット１９を入
力し、まず最上位ビット１９の論理値により所定値範囲
外のとき最少値を出力するか最大値を出力するかを選択
している。入力値１０１Ｌは２の補数表示であるため最
上位ビット１９の論理値が１”の場合には最少値を、論
理値が０”の場合には最大値をスイッチｅａにより選択
しリミット値θθとする。また論理比較６ｄは最上位ビ
ット１９とキャリー出力４９とを入力し、それぞれの論
理値が等しい場合にはスイッチ６ｂにより加算値４０を
選択し、それぞれの論理値が異なる場合にはスイッチ６
ｂによりリミット値６・を選択し、出力値６０とする。

すなわちこの出力値６０は加算結果が第２図で０からＲ
までの範囲は加算結果そのままであり、Ｒ以上では最大
値Ｒ，ｏ以下では最少値０であり、この結果出力値６ｏ
の出力特性は第２図の実線１で示すようになる。

最大値、最少値６ｃはレジスタにより、またスイッチ６
ａおよび６ｂはマルチプレクサにより、論理比較６ｄは
論理素子により、加算器４はアダーにより実現できる。

以上のように本実施例によれば、加算器４によりＮビッ
トの自然２進表現の入力値１ｏｂと、Ｎビットの２の補
数表現の入力値１０ａとを加算し、加算結果が所定範囲
外のと加算器４の最上位ビットのキャリー出力４９め論
理値と入力値１０１１Ｌの最上位ビット１９の論理値が
異なっていることを利用し、出力スイッチ回路６により
キャリー出力４９の論理値と最上位ビット１９の論理値
が同じ場合には加算値４ｏを出力値６ｏとし、キャリー
出力４９の論理値と最上位ビット１９の論理値が異なり
かつ最上位ビット１９の論理値が０”の場合には自然２
進表現の最大値を出力値６ｏとし、キャリー出力４９の
論理値と最上位ビット１９の論理値が異なりかつ最上位
ビット１９の論理値が１″の場合には自然２進表現の最
少値を出力値６ｏとすることによシ、第２図の実線１で
示したようなりハツト処理を行う出力特性を有するディ
ジタル演算回路を加算器とわずかなコントロール回路に
より実現している。

第３図はリミット処理を行うディジタル演算回路の一具
体例を示すブロック図である。ここでは説明をわかシや
すくするため、第１図の入力値１＆、１ｂのビット数を
６ビツトとした例を挙げて説明する。第３図において第
１図と同じ番号を付したものはそれぞれ対応している。

第１図の入力値１＆に対応するのが第３図の入力線１１
Ｌ１〜１１Ｌ６であり、１１Ｌ１が最上位ビットである
。入力値１ｂに対応するのが入力線１ｂ１〜１ｂ６であ
り、入力線により６ビツトの入力値を表わしている。同
様に加算値４ｏは加算出力線４０１〜４０６、出力値６
０は出力線６０１〜６０５により表わしている。４１〜
４６は加算器を構成する加算素子（以下アダーと呼ぶ）
であり、２つの加算されるべき入力値を入力する入力端
子ａ、ｂと、下位ビットからのキャリーを入力するキャ
リー入力端子Ｃｉと、上位ビットへキャリーを出力する
キャリー出力端子Ｇｏと加算結果を出力する出力端子Ｓ
とを具備しており、また６１〜６５はマルチプレクサで
あり、３つの入力端子ａ、ｂ、ｓと１つの出力端子０と
を具備しており、また６ａＣはインバータ、６ｄはエク
スクル−シブオア回路であり、これらの入出力論理を第
４図に示す。

以上のように構成されたリミット処理を行うディジタル
演算回路の一具体例について説明する。

まず入力端子１ａより５ビツトの２の補数表現の入力値
１０１Ｌが入力線１１Ｌ１〜１ａ６により、入力端子１
ｂより６ビツトの自然２進表現の入力値１ｏｂが入力線
１ｂ１〜１ｂ５によシ入力される。入力値１０１Ｌと１
０ｂは加算器４のアダー４１〜４５により加算され最上
位ビットからのキャリー出力４９と加算値４０が出力さ
れる。加算値４ｏは加算出力線４０１〜４０５によｐ表
現される。出力スイソチ回路θは入力値１０１Ｌの最上
位ビット１９、加算器４の最上位ビットからのキャリー
出力４９および加算値４０を入力する。エクスクル−シ
ブオア６０１により最上位ビット１９とキャリー出力４
９の論理値が等しいかどうかを比較している。またイン
バータθａｃ　　により入力値１０ａの最上位ビット１
９を利用して最少値と最大値を実現している。ここで最
上位ビット１９とキャリー出力４９の論理値が等しい場
合にはマルチプレクサ６１〜６６により加算出力線４０
１〜４０５が選択され、最上位ビット１９とキャリー出
力４９の論理値が異なる場合にはインバータ６ａＯの出
力線が選択され、出力線６０１〜８０５を介して出力端
子９に出力される。

以上の動作により本具体例では第２図に示したような出
力特性を有するりばット処理が可能となる０ なお本具体例では入出力のビット数を６ビノトとしたが
、これは説明をわかりやすくするだめの例で入出力のビ
ット故に応じアダー、マルチプレクサを増減すればよい
。

発明の効果 以上のように、本発明は、加算器により自然２進表現の
入力値１と、２の補数表現の入力値２を加算し、加算値
がＩＪ　５ツト処理を行う所定範囲外では加算器の最上
位ビットのキャリー出力の論理値と入力値２の最上位ビ
ットの論理値が異なっていることを利用し、出力スイッ
チ回路により加算器の最上位ビットのキャリー出力の論
理値と入力値２の最上位ビットの論理値が同じ場合には
加算値を出力値とし、加算器の最上位ビットのキャリー
出力の論理値と入力値２の最上位ビットの論理値が異な
りかつ前記入力値２の最上位ビットの論理値が“○”の
場合には自然２進表現の最大値を出力値とし、加算器の
最上位ビットのキャリー出力の論理値と入力値２の最上
位ビットの論理値が異なりかつ前記入力値２の最上位ビ
ットの論理値が”１′の場合には自然２進表現の最少値
を出力値とするように構成しているので、リミット処理
を行うディジタル演算回路を構成する素子数を増大する
ことなく、また入力値のビット数増加が素子数増加に大
きく影響を与えるということもなく、加算器とわずかな
コントロール回路によりりεット処理を行うディジタル
演算回路が実現できるという優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるディジタル演算回路
のブロック図、第２図はそのディジタル演算回路の出力
特性図、第３図はその一具体例におけるディジタル演算
回路のブロック図、第４図はその各論理素子の論理を示
す論理ブロック図、第５図は従来例のディジタル演算回
路の構成を示すブロック図、第６図はその具体例を示す
ブロック図である。 １１Ｌ、１ｂ・・・・・・入力端子、４・・・・・・加
算器、６・・・・・・出力スイッチ回路、９・・・・・
・出力端子。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ｄａ。 箔２図 ｒ＝−一一−−一一−−一−−−二 １−　　　　　　　　　　　　　　　　　　　　　　　
　　　　　、Ｊ区

Claims (1)

【特許請求の範囲】
1. （１）Ｎビット（Ｎは任意の整数）の自然２進表現の入
   力値１とＮビットの２の補数表現の入力値２とが入力さ
   れ、前記入力値１と前記入力値２とを加算し加算結果を
   最上位ビットのキャリー出力とＮビットの加算値として
   出力する加算器と、前記加算器の最上位ビットのキャリ
   ー出力、前記入力値２の最上位ビットおよび前記加算値
   が入力され、前記加算器の最上位ビットのキャリー出力
   の論理値と前記入力値２の最上位ビットの論理値が同じ
   場合には前記加算値を出力値とし、前記加算器の最上位
   ビットのキャリー出力の論理値と前記入力値２の最上位
   ビットの論理値が異なりかつ前記入力値２の最上位ビッ
   トの論理値が“０”の場合にはＮビットの自然２進表現
   の最大値を出力値とし、前記加算器の最上位ビットのキ
   ャリー出力の論理値と前記入力値２の最上位ビットの論
   理値が異なりかつ前記入力値２の最上位ビットの論理値
   が“１”の場合にはＮビットの自然２進表現の最少値を
   出力値とする出力スイッチ回路とを有することを特徴と
   するディジタル演算回路。