JPS6399607A - デイジタル演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号処理における非線形演算回路
に関するものであり、ディジタル信号の比較的高レベル
の振幅成分をリミットするような特性を有するディジタ
ル演算回路を提供しようとするものである。

従来の技術 近年、ディジタル技術の進歩に伴い、論理素子、記憶素
子等の大集積化、高速化がめざましく、従来のアナログ
信号処理手法に替えてディジタル信号処理手法の導入が
高まっている。ディジタル信号処理手法では信号を２進
表現の数値として取り扱い、これらの信号に対して各種
の演算を行う。

このようなディジタル信号処理手法の１つとして非線形
演算がある。一般に非線形演算は、演算のアルゴリズム
が線形演算に比べて複雑になる。このため簡易な方法と
して、ＲＯＭ（リードオンリーメモリ：読み出し専用メ
モリ）による演算テーブル参照方式と呼ばれる方式が従
来より用いられている。ＲＯＭによる演算テーブル参照
方式は、あらかじめ所望の非線形特性をＲＯＭに記憶し
ておき、ＲＯＭに入力値が与えられることにより非線形
特性に応じた出力値が出力されるようにしたものである
。上記方式を用いた非線形処理の一つとして、入力値が
所定値の範囲外のときは入力値を出力値とし、入力値が
所定値の範囲内のときは任意の定数を出力値とするリミ
ット処理がある。

このリミット処理はディジタル信号処理におけるオーバ
ーフロー防止等に用いられており、特に上記演算テーブ
ル参照方式を用いることにより所望の特性が任意に可変
できるなど柔軟な処理が可能となる。

以下図面を参照し７ながら上述した従来の演算テーブル
参照方式によりリミット処理を行うディジタル演算回路
の一例について説明する。

第７図は従来の演算テーブル参照方式によりリミット処
理を行うディジタル演算回路の構成を示すブロック図で
あり、第８図は具体例を示すブロック図である。また第
２図にリミット処理の人出力特性の一例を示す。実線（
１）で表したのが入出力特性である。第７図において１
は入力値を入力する入力端子、９はリミット処理を行っ
た出力値を出力する出力端子、２は従来の演算テーブル
参照方式によりリミット処理を行うリミット処理回路で
ある。第８図で第７図と同じ番号を付したものはそれぞ
れ対応しており、２ａは入力値に対応した各アドレスに
第２図の実線（１）に示すような出力値をデータとして
記憶したＲＯＭであり、２ｂはＲＯＭ２ａのアドレス端
子、２ＣはＲＯＭのデータ出力端子である。

以上のように構成された演算テーブル参照方式によりリ
ミット処理を行うディジタル演算回路について、以下そ
の動作について説明する。入力端子１および出力端子９
はそれぞれＲＯＭ２ａのアドレス端子２ｂ、データ出力
端子２Ｃに接続されている。またＲＯＭ２ａは入力端子
１からの入力値に対応した各アドレスに第２図の実線（
１）に示すような出力値をデータとして記憶している。

これより、まず入力端子１に入力値が与えられると、入
力値に対応したＲＯＭ２ａのアドレスが選択される。こ
のアドレスには第２図の実線（１１に示すような出力値
がデータとしてあらかじめ記憶されているため、この結
果データ出力端子２Ｃには入力値が所定値の範囲外（第
２図では“０”から“ｋ”まで）のときには入力値を、
入力値が所定値の範囲内（第２図では“ｋ”から入力の
最大値まで）のときには自然２進表現の定数“ｋ”を出
力値として得ることができ、これによりリミット処理が
実現できる。

（参考文献：村上、榎並：カラー補正器、テレビジョン
学会誌、　３３．　４　　（１９７９）　Ｐ２９１〜２
９５）発明が解決しようとする問題点 しかしながら上記のような構成では、ＲＯＭを用いてい
るため入力値のピント数が増えるに従いＲＯＭの容量が
増大（入カビソト数をｎビット増すと容量は２倍となる
）するので、素子数が非常に多くなり、例えば上記のよ
うな構成をディジタル信号処理用のＬＳＩ（大規模集積
回路）に導入しようとした場合Ｌ　Ｓ　Ｉの規模が非常
に大きくなるというような問題点を有している。

本発明は上記問題点に鑑み、ディジタル演算回路を構成
する素子数を増大することなく、また入力値のビット数
増加が素子数増加に大きく影響を与えるということのな
いディジタル演算回路を提供するものである。

問題点を解決するための手段 上記問題点を解決するために本発明のディジタル演算回
路は、Ｎビット（Ｎは０以上の任意の整数）の自然２進
表現の入力値を入力し、Ｎビットの２の補数表現の負の
所定値を出力する定数出力回路と、前記入力値と前記定
数出力回路の出力とを加算し加算結果の最上位ビットか
らのキャリーを出力する加算器と、前記加算器の最上位
ピントからのキャリーが論理値“０”の場合には前記Ｎ
ビットの入力値を出力値と、前記加算器の最上位ビット
からのキャリーが論理“１″の場合にはＮビットの自然
２進表現の任意の定数を出力値とする出力スイッチ回路
とを備えたものである。

作用 本発明は上記した構成により、まず加算器、定数出力回
路によって、入力値と負の所定値（第２図の実線（１）
で示すようなリミット処理を行う場合、負の所定値は“
−ｋ”）とを加算し、入力値がリミット処理を行う所定
範囲内（第２図では“ｋ”から“２Ｎ−１”まで）では
加算器の最−Ｆ位ピントからのキャリーが論理値”１”
であり、入力値がリミット処理を行う所定範囲外（第２
図では“０”から“ｋ”まで）では加算器の最上位ビ・
７トからのキャリーが論理値“０”であることを利用し
、出力スイッチ回路により加算器の最上位ビットのキャ
リーが論理値“Ｏ”の場合にはＮビットの入力値を出力
値とし、論理値“１”の場合にはＮビットの自然２進表
現の定数“ｋ”を出力値とすることにより、所望のりミ
ソ１−処理を行う特性を加算器とわずかなコントロール
回路により実現している。

実施例 以下本発明の一実施例のディジタル演算回路について、
図面を用いて説明する。

第１図は本発明のクリップ処理を行うディジタル演算回
路の構成を示すブロック図である。第１図において１は
入力端子でありＮピッ１−（Ｎは０以」二の任意の整数
）の自然２進表現の入力値１０を入力する。３は定数出
力回路でありＮビットの２の補数表現の負の値“−ｋ”
を定数出力値３０としている。ここでＮビットの自然２
進表現とは、“０゛〜“２Ｎ−１”の正整数“Ｘ”をＮ
ビットの符号Ｘｉ　　（ｉ＝１〜Ｎ）を用いて符号列（
Ｘ、。

Ｘ２．Ｘ、・・・・・・ＸＮ、）　　とし、Ｘ−ΣＸｉ
　　・２ト”、　Ｘｉ　＝　（０，１）として表現する
ことである。また以下ＸＩを最上位ピント、ＸＮを最下
位ピッ１−と呼ぶ。またＮビットの２の補数表現とは、
“０”〜“２　（Ｎ−１１”の正整数“Ｙ”の負値“−
Ｙ”をＮビットの符号Ｙｉ’　　（ｉ＝ｌ〜Ｎ）を用い
て符号列（Ｙｌ、　　Ｙｚ。

Ｙ３・・・・・・、Ｙ、）として表現するとき、Ｎビッ
トの“０”〜“２　（Ｎ−１１”までの正整数“Ｙ”を
表現する符号列（Ｙｌ　、Ｙ２　、Ｙｘ・・・・・・、
Ｙ８）のそれぞれの符号を理論反転し、“１”を加えた
数を符号列（Ｙｌ　、Ｙ２　、Ｙｚ・・・・・・ＹＮ）
として表現することである。例えば５ビツトの自然２進
数表現で正整数“４”を表現するには符号列（００１０
０）となり、５ビツトの２の補数表現で負値“−４”を
表現するには符号列（１１１００）となる。

４は加算器であり、入力値１０と定数出力値３０とを加
算し、最上位ビットからのキャリー出力４９を出力する
。ここで最上位ピントからのキャリー出力とはＮビット
目から（Ｎ＋１）ビット目への桁上りを意味する。すな
わち例えば５ビツトの自然２進数表現の正整数“４”を
表現する符号列（００１００）と、５ビツトの２の補数
表現で負値“−１”を表現する符号列（１１１１１）と
を加算した場合、最上位ビットからのキャリー出力は符
号列５ビ・７ト目から桁上りが生じるため論理値“１゛
となる。

６は出力スイッチ回路であり、加算器４からのキャリー
出力４９と入力値１０を入力し、スイッチ６ｂにより、
加算器４からのキャリー出力４９が論理値“０”の場合
には入力値１０を出カスインチ回路６の出力値６０とし
、論理値“１”の場合には自然２進数表現の定数“ｋ”
なる定数６ａを出カスインチ回路６の出力値６０として
いる。９は出力端子でありリミット処理を行った出力値
６０を出力する。

以上のように構成されたりミント処理を行うディジタル
演算回路について、以下第１図及び第２図を用いてその
動作を説明する。

まず第２図は本発明のクリップ処理を行うディジタル演
算回路の入出力特性を示すものであって実線（１）で示
しである。また点線（２）で示したものは加算器４の加
算値と入力値１０との入出力特性である。実線（３）は
加算器４からのキャリー出力４９と入力値１０との人出
力特性であり、入力（＊１０が“ｋ”未満ではキャリー
出力４９は論理値“０”であり、“ｋ”以上でキャリー
出力４９は論理値“１”である。

ここで入力端子１に入力値１０が与えられると、加算器
４により、入力値１０と定数出力値３０が加算され、加
算器４よりキャリー出力４９が出力される。

ここで第２図において入力値１０が“ｋ”未満のときに
はキャリー出力４９が論理値“０”であり、入力値１０
が“Ｒ”以上のときはキャリー出力４９が論理値“１”
となっており、キャリー出力４９が論理値“１“のとき
には出力値６０を自然２進表現の定数“ｋ”にし、キャ
リー出力４９が論理値“０”のときには入力値１０を出
力値６０とする。この処理を行っていのるが次に述べる
出カスインチ回路６である、出力スイッチ回路６は加算
器４からのキャリー出力４９と入力し、スイッチ６ｂに
より、キャリー出力４９が論理値“Ｏ”の場合には入力
値１０を選択し、キャリー出力４９が論理値“１”の場
合には自然２進表現の定数“ｋ”なる定数６０を選択し
て、この選択された値が出カイ直６０として出力され１
す る。すなわちこの出力値６０は入力値１０が“０”から
”ｋ”までの範囲では入力値１０であり、″に″から“
２Ｎ−１”までの範囲では自然２進表現の定数“ｋ”で
あり、この結果入力値１０、出力値６０の人出力特性は
第２図の実線（１）で示すよ・うになる。

定数出力回路３、および出力スイッチ回路６の定数６ａ
はレジスタにより、また出カスインチ回路６のスイッチ
６ｂはマルチプレクサにより実現でき、加算器４はアダ
ーにより実現できる。

以上のように本実施例によれば、加算器４、定数出力回
路３により、Ｎビット（Ｎは０以」−の任意の整数）の
自然２進表現の入力値１０と、Ｎビットの２の補数表現
の“−ｋ”なる定数出力値３０とを加算することにより
、リミット処理を行う所定範囲において、加算器４から
のキャリー出力４９が論理値“１”、それ以外の範囲で
は論理値“０゛であることを利用し、出力スイッチ回路
６において、キャリー出力４９が論理値“０”のときに
は入力値１０を出力値６０とし、キャリー出力４９が論
理値“１”の場合には自然２進表現の定数“ｋ”を出力
値６０とすることにより、第２図の実線（１１で示した
ようなリミット処理を行う入出力特性を有するディジタ
ル演算回路を加算器とわずかなコントロール回路により
実現している。

第３図は本発明のリミット処理を行うディジタル演算回
路の一具体例を示すブロック図である。

ここでは説明をわかりやすくするため、第１図の入力値
ＩＯ１定数出力値３０および出力値６０のビット数を５
ビットとじ、リミット処理を行う範囲を“４”から３１
″までとした例を挙げて説明する。

第３図において第１図と同じ番号を付したものはそれぞ
れ対応している。第１図の入力値１０に対応するのが第
３図の入力線１１〜１５であり、１１が最上位ビット、
１５が最下位ビットであって入力線１１〜１５により５
ビツトの入力値１０を表している。同様に定数出力値３
０は定数出力線３１〜３５、出力値６０は出力線６１〜
６５により表している。４０〜４ｇは加算器を構成する
加算素子（以下アダーと呼ぶ）であり、２つの加算され
るべき入力値を入力する入力端子ａ、ｂと、下位ビット
からのキャリーを入力するキャリー入力端子Ｃｉ　と、
上位ビソトヘキャリーを出力するキャリー出力端子Ｃｏ
と、加算結果を出力する出力端子Ｓとを具備している。

また６０〜６ｇはマルチプレクサであり、この入力端子
ａ、ｂと１つの出力端子Ｏと、２つの入力端子ａ、ｂの
いずれか一方を選択するためのセレクタ一端子Ｓとを具
備しており、これらの入出力論理を第５図に示す。

以上のように構成されたりミント処理を行うディジタル
演算回路の一具体例について説明する。

まず入力端子１より５ビツトの自然２進表現の入力値１
０が入力線１１〜１５により入力される。入力値１０と
５ビツトの２の補数表現の定数出力値３０は加算器４の
アダー４ｃ〜４ｇにより加算され最上位ビットからのキ
ャリー出力４９が出力される。本具体例ではリミット処
理を行う範囲を“４”から“３１”までとした例を挙げ
であることより、定数出力値３０が表現する数値“−ｋ
”は“−４”であり、定数出力線３１〜３５により　（
１１１００）と表現される。ここで例えば入力値１０を
“２”とした場合入力線１１〜１５は（０００１０）と
表現され、加算器４の加算イ直は（１１１１０）となり
かつキャリー出力４９は“０”となる同様に入力値１０
が′”０”から３１”までに対しての加算値は、第２図
において“ｋ”−“４”とＬ７たときの点ｒＡ（２１と
なり、キャリー出力４９は実線（３）となる。キャリー
出力４９は出力スイッチ回路６に出力され、マルチプレ
クサ６６〜６ｇのセレクト端子Ｓに接続される。第５図
に示すようなマルチプレクサの論理により、キャリー出
力４９が“０”のときには入力線４１〜４５が選択され
、キャリー出力４９が“１”のときには５ピツ１への自
然２進表現の定数“４′が選択され、出力線６１〜６５
を通して出力端子９に出力される。

以上の動作により本具体例では第２図において“ｋ”−
“４”となるようなりミント処理を行う入出力特性が得
られる。第４図は本具体例において、入力値１０、キャ
リー出力４９、加算値、出力値６０のそれぞれの比較を
具体的に示したものである。

なお本具体例では入出力のビット数を５ピツ［、リミッ
ト処理を行う範囲を“４”から“３１”までとしだが、
これは説明をわかりやすくするための例で入出力のビッ
ト数に応じアダー、マルチプレクサを増減すればよい。

またリミソｉ・処理を行う範囲は所望の値を定数出力回
路３に設定すればよい。

発明の効果 以」二のように本発明は、加算器、定数出力回路によっ
て入力値と負の所定値とを加算し、入力値に対し２、リ
ミット処理を行う所定範囲外では加算器の最上位ピッＩ
・からのキャリーが論理値“０”であり、入力値がリミ
ット処理を行う所定範囲内では加算器の最上位ビットか
らのキャリーが論理値“１”であることを利用し、出カ
スインチ回路により加算器の最上位ビットのキャリー出
力か論理値“０”の場合にばＮビットの自然２進表現の
定数“ｋ”を出力値とするように構成してているので、
リミット処理を行うディジタル演算回路を構成する際、
素子数を増大することなく、また入力値のビット数増加
が素子数増加に大きい影響を与えるということもなく、
加算器とわずかなコンＧ １−ロール回路によりリミット処理を行うディジタル演
算回路が実現できるという優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明の実施例におけるディジタル演算回路の
ブロック図、第２図は本発明のディジタル演算回路の入
出力特性を示す入出力特性図、第３図は本発明の一具体
例におけるディジタル演算回路のブロック図、第４図は
本発明の具体例の入出力値を比較した入出力特性図の図
、第５図は第３図の各論理素子の論理を示す論理図、第
６図は従来のディジタル演算回路の構成を示すブロック
図、第７図は第６図の具体例に示すブロック図である。 １・・・・・・入力端子、２・・・・・・従来のディジ
タル演算回路、３・・・・・・定数出力回路、４・・・
・・・加算器、６・・・・・・出力スイッチ回路、９・
・・・・・出力端子。 代理人の氏名　弁理士　中尾敏男　はか１名Ｃ′３　　
　　　　　出２７殖 減

Claims (2)

【特許請求の範囲】
1. （１）Ｎビット（Ｎは０以上の任意の整数）の自然２進
   表現の入力値を入力し、Ｎビットの２の補数表現の負の
   所定値を出力する定数出力回路と、前記入力値と前記定
   数出力回路の出力とを加算し加算結果の最上位ビットか
   らのキャリーを出力する加算器と、前記加算器の最上位
   ビットからのキャリーが論理値“０”の場合には前記Ｎ
   ビットの入力値を出力値とし、前記加算器の最上位ビッ
   トからのキャリーが論理値“１”の場合にはＮビットの
   ２進表現の任意の定数を出力値とする出力スイッチ回路
   とを具備することを特徴とするディジタル演算回路。
2. （２）加算器は、少なくとも２つの加算されるべき入力
   値を入力する入力端子と、キャリーを入力するキャリー
   入力端子と、キャリーを出力するキャリー出力端子とを
   具備した加算素子の集合により構成され、前記加算素子
   のキャリー入力端子は下位ビットの前記加算素子のキャ
   リー出力端子に各ビット毎に接続されており、最下位ビ
   ットの前記加算素子のキャリー入力端子には論理値“０
   ”が入力されており、最上位ビットの前記加算素子のキ
   ャリー出力端子は前記加算器の最上位ビットからのキャ
   リーとして前記出力スイッチ回路に出力することを特徴
   とする特許請求の範囲第１項記載のディジタル演算回路
   。